用ISP器件和EDA技术设计多功能数字钟verilog03教学教材.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,返回,用ISP器件和EDA技术设计多功能数字钟verilog03,二、实验任务：,多功能数字钟设计,（第1417周）,已知条件,MAX+Plus II软件,FPGA实验开发装置(该,装置可以提供3路时钟信号和译码显示电路）,基本功能,具有“秒”、“分”、“时”计时功能，小时按24小时制计时。,具有校时功能，能对“分”和“小时”进行调整。,扩展功能,仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。,定时控制，其时间自定；,2,选做内容,任意时刻闹钟,自动报整点时数,小时计数器改为12翻,小时为12/24进制可切换,二、实验任务：,多功能数字钟设计,（第1417周）,3,三、数字钟设计分析-功能框图,数字钟电路系统由,主体电路,和,扩展电路,两大部分所组成,秒计数器计满60后向分计数器进位,分计数器计满60后向小时计数器进位,小时计数器按照“24进制”规律计数,计数器的输出经译码器送显示器,4,时分秒计数器的设计,分和秒计数器都是模,M,=60的计数器,其计数规律为0001585900,时计数器是一个24进制计数器,即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。,5,四、数字钟的实现方法简介：,使用传统的中小规模集成电路实现(p198,自学)。,使用,可编程逻辑器件（FPGA或CPLD）,实现。这类电路具有现场可编程的特性，用户通过计算机和开发工具将自己设计的电路，生成关于阵列连接的信息文件，并将信息文件通过编程器“编程”到芯片上，实现所需功能,。（本实验选用该方式实现，参考p246）,使用专用集成电路（ASIC芯片）实现(例如数字手表用的芯片等）。,6,可编程逻辑器件的开发流程,7,1.设计输入,2.电路编译与适配,3.电路仿真,4.器件的编程下载,五、设计举例十进制计数器,8,1.设计输入,使用文本输入方式来完成输入，设计输入包括以下步骤：,（1）创建一个新文件。,（2）输入VerilogHDL代码。,（3）保存文件并检查错误。,（4）规定项目名称。,（5）关闭,Text Editor,窗口。,9,（1）创建一个新文件,a.启动,Max+Plus II,双击 MAX+PLUS II 图标,开始,-EDA工具-Altera-MAX+PLUS II 10.2,，开始运行 MAX+PLUS II,10,b.选择,File,New,菜单，或单击 ，,弹出,New,对话框。,图形编辑输入,符号编辑输入,文本编辑输入,波形编辑输入,c.选中,Text Editor file,（文本设计文件）单选按钮。,d.单击,ok,按钮。弹出,Text Editor,窗口。,11,（2）输入Verilog代码,文本编辑器,12,Count10原理图,13,count10.v,14,（3）保存文件,要保存文件，选择,File,Save As,选项，弹出,Save As,对话框。如图所示。,在,File Name,文本框中输入,count10,，并在,Directories,列表框中选择文件的保存目录。,在,MAX+PLUS,的有些版本中，保存文件目录的路径字符串中不能包含中文字符。,注意,15,MAX+PLUS II中，在 编译一个项目前，必须确定一个设计文件作为当前项目。,在 File-Project,-Name项，或者 将出现Project Name 对话框,2.在 Files 框内，选择当前设计文件。,3.选择 OK。,MAX+PLUS II的标题条将显示新的项目名字,指定项目名称,当前项目,显示当前路径下的全部设计文件和编程文件。,显示当前项目名,显示当前路径,显示所有子目录.,显示所有本地和网络驱动器,16,指定当前设计项目为顶层文件,菜单,File-Project-Set Project to Current File,工具栏,在保存文件完毕一定要 设置设计项目为当前顶层文件,注意,技巧,此操作在你打开几个原有项目文件时尤为重要，否则容易出错。,17,为了确保输入的正确，可以保存文件并编译。步骤如下：,选择,File,Project,Save,选项,选择Max+plus II,Compiler Start进行编译并检查错误,（4）检查错误,c.单击编译 窗口右上角的关闭按钮，关闭,Compiler,窗口。,（5）关闭,Text Editor,窗口。,18,编译过程,19,注意事项,不能把用户的设计文件存放在硬盘的根目录下，双击子目录选中；,设计文件名中不能含有汉字和特殊符号,设置项目为当前顶层文件,特别在打开了几个设计文件时尤其要注意,20,（1）定义器件,2.电路编译与适配,a.选择,Assign,Device,选项，弹出,Device,对话框。,b.在,Device Family,下拉列表框中选择适配器件的系列，在,Devices,中选择器件的型号，然后单击,OK,按钮。,c.如果不对适配器件的型号进行选择，该软件将自动选择适合本电路的器件进行编译适配。,（本设计中选择FLEX10k系列的EPF10k10LC84-4器件）,21,（2）编译适配,再次选择,MAX+plusCompiler,或者,，弹出,Compiler,窗口。,单击,Start,按钮开始编译并显示编译结果，生成,*.sof,下载文件。,MAX+PLUS II 编译器将检查项目是否有错，并对项目进行逻辑综合，然后配置到 Altera 器件中，同时将产生报告文件,、,编程文件和用于时间仿真用的输出文件。,22,（1）,添加仿真激励信号,3.电路仿真,a.选择,MAX+plus,Wave Editor,选项，弹出波形编辑窗口。,23,b.将鼠标移至空白处并单击右键,选择,Enter Node from SNF,选项,，或,Nodes-Enter Nodes from SNF,出现对话框窗口。,c.单击,List,和,=,按钮，,选择欲仿真的输入,/,输出端口,。,24,d.,电路输入端口添加激励信号,选中欲添加信号的管脚，窗口左边的信号源按钮变成可操作状态。根据电路实际要求选择信号源种类。,放大或缩小波形,调整显示区域的大小,以低电平,0,（或高电平,1,）覆盖所选波形,以不定态,X,（或高阻态,Z,）覆盖所选波形,反转所选波形的逻辑电平,以时钟波形覆盖所选节点,以计数序列覆盖所选的单个组的全部或部分波形,25,e.,为输入端口添加信号,选中,CP,输入端,然后点击窗口左侧的时钟信号源图标,出现如图所示的对话框。,选择初始电平为“,0,”，时钟周期为“,200 ns,”，倍数为“,1,”（时钟周期倍数只能为整数倍），单击,OK,确认。,File-End Time,设置仿真结束时间,Option-Grid Size,设置信号频率,注意,1、时间单位与数值之间不能有空格,2、先设置End Time 和Grid Size，后设置输入信号,26,f.,保存激励信号编辑结果,点击,File,Save,菜单出现如图所示对话框。,文件名称和原理图文件一致，扩展名为,“.scf”,，单击,OK,保存激励信号编辑结果。,10进制计数器激励信号如图所示。,27,（2）,电路仿真,电路仿真属于设计校验，包括功能仿真（前仿真）和时序仿真（后仿真）。由于时序仿真的结果比较接近实际器件仿真的结果，因此本设计采用时序仿真。,a.选择,MAX+plus,Simulator,选项或 ，弹出仿真器窗口。,b.,单击,Start,开始仿真,。,c.,电路仿真完成后，单击,Open SCF,打开波形文件，显示电路的仿真结果。,28,d.,10进制电路的仿真结果如图所示。,检查仿真结果是否正确，并观察电路的时序及延时情况,。,29,（3）,管脚的重新分配与定位,选择,MAX+Plus,Floorplan Editor,选项，即可打开平面（底层）编辑器窗口，出现如图所示的芯片管脚分配图。,芯片名称区,颜色图例,器件显示区,未赋值节点和管脚显示区,选中节点和管脚区,这是由软件自动分配的，用户可根据需要随意改变管脚分配，管脚的编辑过程如下。,30,如果出现下图所示界面,单击layout-Device view项,或者双击鼠标左键切换.,31,管脚的编辑过程：,2.用鼠标左键按住欲分配的输入、输出端口并拖到下面芯片的相应管脚上，然后松开，即可完成一个管脚的重新分配,。,1.选Layout-Current Assignments Floorplan，以当前的引脚分配作为标准；,32,EDA Pro2K实验系统介绍,可用资源,8个数码显示（含8421译码）,可显示09，AF,8个LED发光管显示,1个带驱动的小型扬声器（蜂鸣器）,8个按键,4组时钟源,33,34,可用资源使用方法引脚分配（锁定）,资源名称,引脚名称,引脚号,功能,说明,CLK0,1/4/16/64/1024/4096/16384/65536/12M/24M/48M,1/2/8,CLK1,CLK2,CLK3,3,5,6,7,1024/4096/32768,12M/24M/48M,D8/D7/D6/D5,81/80/79/78,红/黄/绿/绿,D4/D3/D2/D1,73/72/71/70,绿/绿/黄/红,LED,蜂鸣器,时钟,SPK,83,资源,引脚名称,引脚号,模式二,K8/K7/K6/K5,19/18/17/16,2ms脉冲,K4/K3/K2/K1,11/10/9/8,按键,模式一,模式三,琴键电平,乒乓电平,乒乓电平,琴键电平,乒乓电平,35,可用资源使用方法引脚分配（锁定）,资源,引脚名称,引脚号,38/39/47/48,30/35/36/37,SM8_ B0/B1/B2/B3,65/66/67/68,60/61/62/64,53/54/58/59,49/50/51/52,25/27/28/29,21/22/23/24,数码管8,数码管7,数码管6,数码管5,数码管4,数码管3,数码管2,数码管1,SM7_ B0/B1/B2/B3,SM6_ B0/B1/B2/B3,SM5_ B0/B1/B2/B3,SM4_ B0/B1/B2/B3,SM3_ B0/B1/B2/B3,SM2_ B0/B1/B2/B3,SM1_ B0/B1/B2/B3,36,引脚分配,nCLR,Key18,EN,Key29,CP,clk03,Q0-Q3,数码管1 21-24,37,推荐使用Assign菜单,38,（4）再次编译,选择,MAX+plusCompiler,，弹出,Compiler,窗口。,单击,Start,按钮开始编译并显示编译结果，生成,*.sof,下载文件。,39,管脚重新分配时须注意的事项：,芯片上有些特殊功能的管脚（如,GND,、,Global CLK,等），进行管脚编辑时不能使用。,在器件选择时如果选择了,Auto,，则不允许对管脚进行再分配。,对管脚进行重新分配后，必须再编译一次，否则下载后的管脚还是自动分配的状态。,40,4.器件的编程下载,a.,选择,MAX+Plus,Programmer,选项，如果是第一次使用，将出现如图所示的对话框。,硬件类型选择“,ByteBlaster,”并单击,OK,确认。,41,b.选择完下载文件后，单击,OK,确定，出现如图所示的编程界面。,单击,Configure,按钮进行下载编程,。,42,六、层次化的设计输入方法,高层次设计是一种“自顶向下”的全新设计方法，这,种设计方法首先从系统设计入手，在顶层进行功能方框,图的划分和结构设计。,由于设计的主要仿真和调试过程是在高层次上完成的，这,既有利于早期发现结构设计上的错误，避免设计工作的浪,费，又减少了逻辑功能仿真的工作量，提高了设计的一次,成功率。,43,数字钟设计-层次结构图,44,层次化设计举例,（1）对前面设计的10进制计数器进行修改,45,（2）生成模块符号的过程,输入各模块文件,原理图输入或文本输入,(2)将设计文件设置成当前工程.,菜单,File-Project-Set Project to current File,(3)对设计项目进行编译,主菜单,MAX+PLUS II-Compiler,按,Start,按钮,(4)对设计项目进行仿真,打开波形图编辑器,创建仿真用的通用文件,然后选择菜单,MAX+PLUS II-Simulator,(5)生成模块符号,供顶层模块调用,选择菜单,File-Create Default Symbol,46,生成模块符号,47,（3）利用新的10进制模块构成100进制,（1）新建一个图形编辑文件,（2）添加2个10进制计数器,（3）将2个10进制计数器级联,（4）对该100进制计数器进行仿真,48,熟悉MAX+PLUS II软件的使用；,拟定数字钟的组成框图，划分模块；,采用分模块、分层次的方法设计电路；,各单元模块电路的设计与仿真；,总体电路的设计与仿真；,总体电路的下载与调试。,设计可以采用原理图或HDL语言。,六、实验步骤与要求,49,实验时间安排（供参考）,VerilogHDL设计方法及MAX+PLUSII软件使用,60，24进制同步计数器设计与仿真,第14周：分模块层次化设计方法及下载过程,第15周：快校时电路设计，主体电路下载与调试,第16周：快校时电路、仿电台、定时电路,(选做：报整点时数电路，12翻1),第17周：整机联调,50,封面：实验名称，系，班，姓名，学号，指导教师,实验名称,设计内容及要求,系统框图与说明,输入输出设计（按键，数码管，发光管，蜂鸣器）,各工作模式仿真波形,实测（现场验收）,实验总结,心得体会及待改进的问题,功能扩展,实验报告要求（供参考）,51,此课件下载可自行编辑修改，仅供参考！感谢您的支持，我们努力做得更好！谢谢,