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简易频率特性测试仪

I
摘 要
设计实现简易频率特性测试仪中主要包括扫频信号源、RLC、信号混合电路、滤波器以及模数转换和显示模块。因凌阳单片机SPCE061A是一款硬件资源丰富、具有较高处理速度的16位微控制器所以本系统以SPCE06A单片机为核心控制芯片，控制高速AD8341完成模数的转换。以直接数字式频率合成器AD9854ASQ实现正交扫频信号源的设计，可进行频移键控（FSK），二元相移键控（BPSK），相移键控（PSK），脉冲调频（CHIRP），振幅调制（AM）操作。利用MC1496设计了乘法混合电路，利用AD8009实现信号宽带放大。自己利用滤波器设计软件设计了椭圆滤波器，被测网络我们采用LRC谐振电路设计实现，还设计了友好人机交互接口，实现了频率和步长均可灵活设置，最后在液晶屏上显示得到的相频和幅频参数。
关键字：SPCE061A；AD9854；RLC谐振网络；AD8009

Abstract
in this simple design to realize frequency characteristic test instrument mainly includes quashed signal source, the RLC, mixed signal circuit, filter and modulus conversion and display module. For sunplus SCM SPCE061A is a rich hardware resources, has high processing speed 16-bit microcontroller so SPCE06A single-chip microcomputer as the core control chip, the system control high-speed AD8341 complete conversion of the modulus. With direct digital frequency synthesizer AD9854ASQ realize orthogonal frequency sweep signal source design, can undertake frequency shift keying (FSK), binary phase shift keying (BPSK), phase shift keying (PSK), pulse frequency modulation (CHIRP), amplitude modulation (AM) operation. Use MC1496 multiplication hybrid circuit is designed, Use AD8009 realize broadband signal amplification. Yourself using the filter design software design of the elliptic filter, measured network implementation, we adopt LRC England resonant circuit design also designed a friendly human-computer interaction interface, realize the frequency and step length can be flexible Settings, finally displayed on the LCD screen of the phase and amplitude frequency parameters.

Keyword : SPCE061A；AD9854；RLC test circuit network；AD8009

目 录
第1章 设计方案论证与选择 1
1.1 扫频信号产生方案 1
1.2 数据显示方案 5
1.3 滤波器方案 7
1.4 运算放大器方案 8
1.5 波形解调方案 9
第2章 理论分析与设计 10
2.1 系统原理图 10
2.2 滤波器设计 10
2.3 被测网络设计 11
第3章 电路设计 12
3.1 SPCE061单片机 12
3.1.1 管脚功能表 12
3.1.2 SPCE061A 最小系统 14
3.1.3 时钟发生器 15
3.2 AD9854电路图 16
3.2.1 内部和外部更新时钟 16
3.2.2 通断整形键控 16
3.2.3 I和Q通道输出 17
3.2.4 基准时钟乘法器 18
3.2.5 倍频滤波 18
3.3 检波电路 18
第4章 测试方案与结果 20
第5章 小结 21
参考文献 22
附录 23
程序设计 23
主函数 23
AD9854程序 26
键盘检测程序 36
LCD12864显示 42
频率的设计 51
扫频程序 54

IV

第1章 设计方案论证与选择
1.1 扫频信号产生方案
方案一：采用程控锁相环频率合成方案。锁相环频率合成是将高稳定度和高精确度的标准频率经过加减乘除的运算产生同样稳定度和精确度的大量离散频率，在一定程度上解决了既要频率稳定精确、又要频率在较大范围可变的矛盾，能产生方波，通过积分电路就可以得到同频率的三角波，再经过滤波器就可以得到正弦波，但采用了多次积分电路，这种具有惰性特性的电路误差大且不能满足相频曲线和幅频曲线的输出要求，功能扩展能力有限。
方案二：采用DDS器件AD9851；内部电路如图1.1。AD9851是一种高度集成的设备，采用先进的DDS技术，再加上内部高速度、高性能D / A转换器，和比较器，使一个数字可编程频率合成器和时钟发生器功能化。但是分辨率不是很高，频率设置步长不是很小。

图1.1 AD9851功能图
AD9851管脚功能：
第1-4和25-28脚：8位数据输入，用于装载32位的频率控制字和8位相位控制字，D7为最高位，D0为最低位；25脚也作为40为控制字串行输入引脚。
第5脚：PGND 6倍参考时钟倍乘器地。
第6脚：PVCC 6倍参考时钟倍乘器电源。
第7脚：WCLK 数据加载时钟上升沿加载并行或串行频率/相位控制字异步输入到40-bit 输入寄存器。
第8脚：FQUD 频率更新上升沿异步加载40位数据到内部数据寄存器对DDS核心起作用FQ_UD 作用当输入寄存器只能容纳一位有效的数据。
第9脚：REFCLOCK 参考时钟输入CMOS/TTL-电平脉冲, 直接或通过×REFCLK倍乘器直接模式, 也是系统时钟. 如果6×REFCLK 倍乘器采用, 倍乘器输出也是系统时钟。系统时钟上升沿开始工作。
第10和19脚：AGND 模拟地。
第11和18脚：AVDD 模拟电源。
第12脚：DAC外部复位连接—3.92 kΩ电阻接地10 mA电流输出。这使得DAC的IOUT and IOUTB满量程输出成为可能.。RSET = 39.93/IOUT。
第13脚：VOUTN 内部比较器负向输出端。
第14脚：VOUTP 内部比较器正向输出端。
第15脚：VINN 内部比较器的负向输入端。
第16脚：VINP 内部比较器的正向输入端。
第17脚：DACBP DAC 旁路连接。这是DAC旁路连接端连接通常为NC (无连接) 以便有很好的无杂散性能。
第20脚：IOUTB 互补DAC 输出具有和IOUT 有相同的参数，除去IOUTB = (满量程输出-IOUT)。输出负载应该等于IOUT最好的无杂散性能。
第21脚：IOUT DAC输出端转换通常是一电阻或一变压器接到地。IOUT = (满量程输出–IOUTB)。
第22脚：RESET 主复位引脚；高电平有效；高电平清除DDS 累加器和相位延迟器为0Hz 和0 相位，同时置数据输入为并行模式以及禁止6 倍参考时钟倍乘器工作。未清除40-bit 输入寄存器。RESET优先权最高。
第23脚：DVDD 数字电源引脚(+5Ｖ)。
第24脚：DGND 数字地。

方案三：采用DDS器件AD9854；AD9854数字合成器是高集成度的器件，它采用先进的DDS技术，片内整合了两路高速、高性能正交D/A转换器通过数字化编程可以输出I、Q两路合成信号。AD9854的DDS具有48位的频率分辨率，信号频率高达150MHZ，而数字调制输出频率可达100MHZ通过内部高速比较器正弦波转换为方波输出，可用作方便的时钟发生器。器件有两个14位相位寄存器和一个用作BPSK操作的引脚。AD9854的300M系统时钟可以通过4X和20X可编程控制电路由较低的外部基准时钟得到。直接的300M时钟也可以通过单端或差分输入。AD9854还有单脚输入的常规FSK和改进的斜率FSK输出。AD9854采用先进的0.35微米COMS工艺在3.3V单电源供电的情况下提供强大的功能。管脚功能见表1.1。
表1.1 AD9854管脚功能：
引脚号
记述
功能描述
1to8
D7toD0
八位并行可编程数据输入。只用于并行可编程模式。
9, 10, 23, 24, 25, 73, 74, 79, 80
DVDD
连接数字电路电源输入。正常情况下相对于模拟地和数字地的正向电位是3.3V。
11, 12, 26, 27, 28, 72, 75, 76, 77, 78
DGND
连接数字电路的回路地。 与模拟地具有相同的电位。
13, 35, 57, 58, 63
NC
没有内部连接。
14 to 19
A5 toA0
可编程寄存器的六位地址输入。 仅用于并行可编程模式。引脚 17 (A2), 18 (A1), Pin 19 (A0)在选择串行模式时还有第二功能，后面有具体描述。
(17)
A2/IO RESET
串行通信总线的I/O允许复位端，由于编程协议的不成熟而没有应答信号产生。 在这种方式下复位及不影响以前的编程设置也不影响表7中的默认编程设置。高电平时复位有效

(18)
A1/SDO
单向串行数据输出端。应用于3线串行通信模式中。
(19)
A0/SDIO
双向串行数据输入/输出端。应用于2线串行通信模式中。
20
I/O UD CLK
双向I/O更新时钟。方向的选择在控制寄存器中设置。如果作为输入端， 时钟上升沿将I/O端口缓冲器的内容传送到可编程寄存器。如果作为输出端(默认), 输出一八个系统时钟周期的单脉冲 (由低到高) 表示内部频率更新已经发生。
21
WR/SCLK
写并行数据到I/O端口寄存器。复用功能为SCLK时，串行时钟与串行总线相结合，数据在时钟上升沿锁存。 当选择并行模式时这个管脚复用为WR功能。模式选择在第70脚 (S/P 选择)。
22
RD/CS
从可编程寄存器中读出并行数据。复用功能为CS时， 片选端与串行可编程总线相结合，低电平有效。当选择并行模式时这个管脚复用为 RD 功能。

29
FSK/BPSK/HOLD
多功能复用引脚。其功能操作模式由可编程控制寄存器选择。在FSK模式时，低电平选择 F1，高电平选择 F2。在 BPSK模式时，低电平选择相位1，高电平选择相位2。在CHIRP模式时，高电平使能HOLD功能， 保持当前频率和停止后的状态。 将管脚电平置低可重起CHIRP功能。
30
SHAPED KEYING
使用此管脚必须在可编程控制寄存器设置此功能。高电平时，在预先设定的频率下I和Q通道输出从0上升到满幅的信号。低电平时，在预先设定的频率下I和Q通道输出从满幅下降到0标度的信号。
31,32,37,38,44,50,54,60,65
AVDD
连接模拟电路的电压输入。 正常情况下保持对模拟地和数字地3.3V的正向压降。
33,34,39,40,41,45,46,47,53,59,62,66,67
AGND
连接模拟电路的回路地。 与数字地具有相同的电位。
36
VOUT
内部高速比较器同相输出引脚。 该引脚在负载50 Ω的情况下驱动功率为10 dBm，其输出电平与CMOS电平兼容。
42
VINP
电压正向输入端。 内部高速比较器的同相输入端。
43
VINN
电压反向输入端。 内部高速比较器的倒相输入端。
48
IOUT1
I通道单极性电流输出或余弦输出。(参考图3.)
49
IOUT1
补充I通道单极性电流输出或余弦输出。
51
IOUT2
补充Q通道单极性电流输出或正弦输出。
52
IOUT2
Q通道单极性电流输出或正弦输出。这种模拟输出可以通过接收12位数据代替内部正弦数据，允许AD9854仿效AD9852的DAC功能。
55
DACBP
I和Q DAC的公共旁路电容。接一个0.01uF的电容到AVDD可以改善谐波失真和杂散性。不接也可以(会使 SFDR 降低)。
56
DAC RSET
设置I和Q通道满电流输出的公共端。建立电阻为39.9/IOUT（输出电流）。通常建立电阻在8K（5mA）到2K（20mA）。
61
PLL FILTER
为基准时钟倍乘锁相环路滤波器外部零位补偿网络提供连接。零位补偿网络由一个1.3 kΩ电阻和一个0.01 µF电容组成。网络的另一端必须连接模拟电源，并尽可能靠近第60脚。为了更好的抑制相位噪声，通过在控制寄存器（1EH）设置旁路倍频位，屏蔽掉基准时钟乘法器。
64
DIFF CLK ENABLE
差分基准时钟使能。 该管脚高电平使能差分时钟输入， REFCLKA 和REFCLKB (管脚 69和 68)。
68
REFCLKA
差分时钟补偿信号 (180度相位)。当选定单端信号输入模式用户需要把该管脚连接到高电平或低电平。它的输入是和基准时钟是相同的信号电平。
69
REFCLKB
单端基准时钟输入端 (要求CMOS逻辑电平) 和差分输入信号的一端。在差分时钟模式下，输入可以是CMOS逻辑电平也可以是峰峰值大于400mV，中心直流电平约1.6V的方波或正弦波。
70
S/P SELECT
选择串行编程模式（低电平）和并行编程模式（高电平）。
71
MASTER RESET
初始化串/并总线为用户的编程做准备。设置可编程寄存器为表7中的无操作默认状态值。

综上所诉：AD9854分辨率很高，速度快，频率输出范围大，带有12位D/A等果断选择方案三。
1.2 数据显示方案
方案一：用数码管显示，要加驱动电路使得外围电路负责，但而且数码管功耗大，显示的信息量很少。
方案二：用LCD1602显示
+1602的管教功能如下：
第 1 脚：VSS 为地电源
第 2 脚：VDD 接 5V 正电源
第 3 脚：V0 为液晶显示器对比度调整端，接正电源时对比度最弱，接地
电源时对比度最高，对比度过高时会产生“鬼影”，使用时可以通过一
个 10K 的电位器调整对比度
第 4 脚：RS 为寄存器选择，高电平时选择数据寄存器、低电平时选择指
令寄存器。
第 5 脚：RW 为读写信号线，高电平时进行读操作，低电平时进行写操作。
当 RS 和 RW 共同为低电平时可以写入指令或者显示地址，当 RS 为低电
平 RW 为高电平时可以读忙信号，当 RS 为高电平 RW 为低电平时可以写
入数据。
第 6 脚：E 端为使能端，当 E 端由高电平跳变成低电平时，液晶模块执
行命令。
第 7～14 脚：D0～D7 为 8 位双向数据线。
第 15～16 脚：空脚
用LCD1602显示驱动电压低，功耗小，速度快但是显示的数据很少。
方案三：
液晶显示模块是128×64点阵的汉字图形型液晶显示模块，可显示汉字及图形，内置8192个中文汉字（16X16点阵）、128个字符（8X16点阵）及64X256点阵显示RAM（GDRAM）。可与CPU直接接口，提供两种界面来连接微处理机：8-位并行及串行两种连接方式。具有多种功能：光标显示、画面移位、睡眠模式等。 
12864模块的管脚功能：
第1脚：VSS 电源地。
第2脚：VCC 3.0-5V 电源正。
第3脚：V0 对比度调整。
第4脚：RS（CS） H/L RS=‘H’，表示DB7-DB0为显示数据；RS=‘L’，DB7-DB0为显示指令数据。
第5脚：RW（SID） H/L RW=‘H’，数据被读到DB7-DB0；RW=‘L’，E=‘H→L’，DB7-DB0的数据被写到IR或DR。
第6脚：E（SCLK） H/L 使能信号。
第7-14脚：为三态数据线。
第15脚：PSB H/L H为8为或4为并口方式；L为串口方式。
第16脚：空脚
第17脚：RESET H/L 复位端，低电平有效。
第18脚：VOUT LCD驱动电压输出端。
第19脚：A 背光正端。
第20脚：K 背光正端。
用12864显示可以实现汉字，图纹等显示，分辨率高，显示的信息量很大。
综上所述：选择12864用作数据的显示器件。
1.3 滤波器方案
方案一：巴特沃斯：
巴特沃斯滤波器是电子滤波器的一种，特点是通频带内的频率响应曲线最大限度平坦，没有起伏，而在阻频带则逐渐下降为零。这种滤波器最先由英国工程师斯替芬·巴特沃斯（Stephen Butterworth）在1930年发表在英国《无线电工程》期刊的一篇论文中提出的，可以构成低通、高通、带通和带阻四种组态，是目前最为流行的一类数字滤波器,经过离散化可以作为数字巴特沃思滤波器,较模拟滤波器具有精度高、稳定、灵活、不要求阻抗匹配等众多优点,因而在自动控制、语音、图像、通信、雷达等众多领域得到了广泛的应用，是一种具有最大平坦幅度响应的低通滤波器。
巴特沃斯滤波器以巴特沃斯函数来近似滤波器的系统函数。巴特沃斯滤波器是根据幅频特性在通频带内具有最平坦特性定义的滤波器。
巴特沃思滤波器的低通模平方函数表示

方案二：椭圆滤波：
1、椭圆低通滤波器是一种零、极点型滤波器，它在有限频率范围内存在传输零点和极点。
2、椭圆低通滤波器的通带和阻带都具有等波纹特性，因此通带，阻带逼近特性良好。
3、对于同样的性能要求，它比前两种滤波器所需用的阶数都低，而且它的过渡带比较窄。
椭圆滤波器的振幅平方函数为：

在相同的阶跃下有着最小的通带和阻带波动，阶数更低，在有限频率传输内具有零点和极点。
综上所述：采取了第二种方案。
1.4 运算放大器方案
方案一：宽带运放AD603； AD603 是美国 AD 公司继 AD600 后推出的宽频带、低噪声、低畸变、高增益精度的压控 VGA 芯片。可用于 RF/IF 系统中的 AGC 电路、视频增益控制、A/D 范围扩展和信号测量等系统中。AD603，是一个低噪、90MHz带宽增益可调的集成运放，如增益用分贝表示，则增益与控制电压成线性关系，压摆率为275V/μs。增益在-11～+30dB时的带宽为90MHz，增益在+9～+41dB时具有9MHz带宽，改变管脚间的连接电阻，可使增益处在上述范围内。
AD603的管脚功能：
第1脚： GPOS 增益控制输入‘高’电压端。
第2脚： GNEG 增益控制输入‘低’电压端。
第3脚： VINP 运放输入。
第4脚： COMM 运放公共端。
第5脚： FDBK 反馈端。
第6脚： VNEG 负电源输入。
第7脚： VOUT 运放输出端。
第8脚： VPOS 正电源输入。

方案二：运放AD8009；AD8009压摆率达到惊人的5,500 V/µs，上升时间仅为545 ps，失真很小，能够提供175 mA以上的负载电流，驱动四个后部端等。
AD8009的管脚功能：
第1脚： NC 空脚。
第2脚： -IN 运放负端输入。
第3脚： +IN 运放正端输入。
第4脚： -VS 负电源输入。
第5脚： NC 空脚。
第6脚： OUT 运放输出端。
第7脚： +VS 正电源输入。
第8脚： NC 空脚。
综上所述：选择AD8009。
1.5 波形解调方案
方案一：AD834是目前最快的四象限乘法器，可用带宽为800MHz。
AD834管脚功能：
引脚1、2为信号Y的差分输入脚，满幅度输入为±1V；
引脚3、6为电源供电引脚，输入电压为±4～±9V，典型值为±5V；
引脚4、5为信号W的差分输出脚，满幅度输出为±4mA；
引脚7、8为信号X的差分输入脚，满幅度输入为±1V。
AD834是宽频、四象限的模拟乘法器，工作稳定计算误差小，但是考虑到价格偏高，而且器件采购问题我们最终选择放弃这个方案。
方案二：MC1496含有高精度四象限乘法单元，温漂小于0.005%/℃，噪声电压失真度小，功耗低，性价比高，但是后面硬件调试难度极高。
方案三：用高频检波二极管配合AD8009以及CD4066组成，外围电路简单、成本低、调试电路简单。
综上所述：选择方案三
第2章 理论分析与设计
2.1 系统原理图
频率测试仪的系统框图见图2.1。首先由61单片机写控制字使得AD9854产生相应正交扫频信号源（峰峰值稳定在0.25V，最小值0V），在通过放大器、检波器将交流信号转换为直流信号，为了减小后级整形及有效值检测的稳定性，用减法器将此信号的平均值降到0V，再通过用低通滤波器滤去杂波。由于双T网络在中心频率左右幅度衰减很大，而此小信号进入AD8009进行有效值检测会有较大的误差，因而加一级低倍数的放大电路（1—2倍）。最后信号直接进入SPCE061A的内部高速A/D转换输出送给12864显示。

图 2.1 系统原理图
2.2 滤波器设计
椭圆低通滤波器电路如图2.2。截止频率为120MHz。滤除DA转换器带来的噪声，减少输出波形杂波分量。

图 2.2 滤波电路图
根据120M的截止频率与基准滤波器截止频率的比值M。
M=待设计滤波器的截止频率/基准滤波器的截止频率
=120M/（1/2π）
=1.91*107
然后通过M值来计算出其他的电容，电感的值。
2.3 被测网络设计
设计一个RLC 串联谐振电路作为被测网络，其中 Ri和Ro分别为频率特性测试仪的输入阻抗和输出阻抗；制作的频率特性测试仪可对其进行线性扫频测量。

图 2-3 RC网络图
跟据题目要求有载品质因数Q为 4和公式f=1/（2π），Q=ωL/R来计算电阻，电感，电容的值。
第3章 电路设计
3.1 SPCE061单片机
SPCE061A 内部资源丰富，为16位单片机。A/D、D/A 转换接口可以方便用于各种数据的采集、处理和控制输出，并为与用户系统友好地交互打下基础。A/D、D/A 转换接口与µ’nSP™的 DSP 运算功能结合在一起，可实现语音识别功能，使其方便地运用于语音识别应用领域。
SPCE061A 为 84 个引脚，PLCC84 封装形式；它的排列如图3.1所示：

图3.1 SPCE061A引脚图
3.1.1 管脚功能表
SPCE061A功能引脚见表3.1
表3.1 SPCE061A功能引脚
管脚名称
管脚编号
类型
描述
IOA[15:8]
46~39
输入输出
IOA[15:8]：双向 IO 端口
IOA[7:0]
34~27
输入输出
IOA[7:0]：通过编程，可设置成唤醒管脚
IOA[6:0]：与 ADC Line_In 输入共用
IOB[15:11]

IOB10
IOB9
IOB8
IOB7
IOB6
IOB5
IOB4
IOB3
IOB2
IOB1
IOB0
50~54

57
58
59
60
61
62
63
64
65
66
67

输入输出
输入输出
输入输出
输入输出
输入输出
输入输出
输入输出
输入输出
输入输出
输入输出
输入输出
OB[15:11] ：双向 IO 端口。IOB10~0 除用作普通的IO 端口，还可作为：
IOB10：通用异步串行数据发送管脚 Tx
IOB9：TimerB 脉宽调制输出管脚 BPWMO
IOB8：TimerA 脉宽调制输出管脚 APWMO
IOB7：通用异步串行数据接收管脚 Rx
IOB6：双向 IO 端口
IOB5：外部中断源 EXT2 的反馈管脚
IOB4：外部中断源 EXT1 的反馈管脚
IOB3：外部中断源 EXT2
IOB2：外部中断源 EXT1
IOB1：串行接口的数据传送管脚
IOB0：串行接口的时钟信号
DAC1
12
输出
DAC1 数据输出管脚
DAC2
13
输出
DAC2 数据输出管脚
X32I
2
输入
32768Hz 晶振输入管脚
X32O
1
输出
32768Hz 晶振输出管脚
VCOIN
70
输入
PLL 的 RC 滤波器连接管脚
AGC
16
输入
AGC 的控制管脚
MICN
19
输入
麦克风负向输入管脚
MICP
21
输入
麦克风正向输入管脚
V2VREF
14
输出
电压源 2.0V 产生 5mA 的驱动电流，可用作外部 ADCLine_In 通道的最高参考输入电压，不可作为电压源使用
MICOUT
18
输出
麦克风 1 阶放大器输出管脚，管脚外接电阻决定 AGC增益倍数
OPI
17
输入
麦克风 2 阶放大器输入管脚
VEXTREF
23
输入
ADC Line_In 通道的最高参考输入电压管脚
VMIC
25
输出
麦克风电源
VADREF
22
输出
AD 参考电压(由内部 ADC 产生)
VDD
5,69
输入
逻辑电源的正向电压
VSS
10,26,71
输入
逻辑电源和 IO 口的参考地
VDDIO
37,38,56
输入
IO 端口的正向电压管脚
VSSIO
35,36,48
输入
IO 端口的参考地
AVDD
24
输入
模拟电路（A/D、D/A 和 2V 稳压源）正向电压
AVSS
15
输入
模拟电路（A/D、D/A 和 2V 稳压源）参考地
RESET
68
输入
低电平有效的复位管脚
SLEEP
49
输出
睡眠模式(高电平激活)
ICE
7
输入
激活 ICE(高电平激活)
ICECLK
8
输入
ICE 串行接口时钟管脚
ICESDA
9
输入输出
ICE 串行接口数据管脚
TEST
3
输入
测试模式时接高电平，正常模式时接地 GND 或悬浮
ROMT
47
输入
测试闪烁存储器，正常模式时悬浮
N/C
55
输入
正常使用时接地
N/C
4
输入
正常使用时接地
N/C
6
输入
正常使用时接地
PFUSE，PVIN
20,11
输入
程序保密设定脚。用户慎重使用

3.1.2 SPCE061A 最小系统
最小系统接线如图 3.2所示，在 OSC0、OSC1 端接上晶振及谐振电容，在锁相环压控振荡器的阻容输入 VCP 端接上相应的电容电阻后即可工作。其它不用的电源端和地端接上 0.1µF 的去藕电容提高抗干扰能力。

图3-2 SPCE061A 最小系统

3.1.3 时钟发生器
SPCE061A 时钟电路的接线图如图 3..3。外接晶振采用 32768Hz。推荐使用外接 32768Hz 晶振，因阻容振荡的电路时钟不如外接晶振准确。

图3.3 时钟电路

3.2 AD9854电路图
3.2.1 内部和外部更新时钟
这种更新时钟功能占用一个I/O引脚（20脚）和一个32位可编程减计数器。为使I/O寄存器的编程对DDS操作有效必须在20脚送外部时钟信号（由低电平到高电平变化 ）或使能内部的32位更新时钟。
对更新时钟寄存器的值设置为小于5个时钟周期会让IO更新脚持续输出高电平，时钟更新功能仍然有效，但是用户不能利用该信号来指示数据的传输。这是IO更新时钟输出时的最低高电平持续时间。
3.2.2 通断整形键控
这一特征允许用户对I和Q通道输出的信号进行时间——幅度设置。这一功能在数据的突变传输中用来减小对频谱的限制，改善数据的传输。用户必须在控制寄存器中将OSKEN位置逻辑高电平来使能数字乘法器。除了设置OSK EN 位以外，第二功能位，OSK INT必须设置为高电平。最后，当OSK INT位设置为高电平时，改变30脚的逻辑电平，实现整形键控，通过变成可自动完成线性功能。30脚的逻辑高电平会有一个到满幅的线性输出并且一直保持直到逻辑电平变为低，输出会斜降至零幅。
图 3.4 AD9854信号发生器
3.2.3 I和Q通道输出
正弦和余弦输出分别由I和Q 通道输出。它们的最大输出值由56脚的电阻决定，最大输出电流为20毫安。但是一般都设置为10毫安输出，这样可以有较好的无杂散动态比。设置输出电阻为
RSET=39.93/ IOUT
模数输出的最大电压范围是-0.5V到+1.0V。电压超出这个范围会使波形失真，甚至损坏器件。
3.2.4 基准时钟乘法器
基准时钟乘法器是一个允许用户编程的，内置基于锁相环（PLL）的可编程参考时钟倍乘器，倍乘范围为4倍到20倍。系统输入25MHZ的参考时钟产生100MHZ的内部系统时钟。在控制寄存器中1E HEX的5位数据控制倍频器的值。
3.2.5 倍频滤波
该引脚提供连接到PLL环路滤波器的外部0补偿网络。0补偿网络由1.3kΩ的电阻和0.01uF的电容串联组成。网络的另一端应该尽可能近地连接到引脚60，AVDD。为了达到最佳的噪声效果，始终倍频器应该被分路，通过在控制寄存器IE地址中设置旁路倍频位。
3.3 检波电路
先通过AD8009运算放大器进行放大输出，然后经乘法检波、经过放大后，通过CD4066控制输出端口进行切换。电路见图3.5~图3.7。

图 3.5 AD8009放大电路

图3.6 乘法检波

图3.7 检波电压放大

第4章 测试方案与结果
AD9854通过SPCE061A单片机控制，在输出I和Q口接入200MHZ的示波器，观察波形的幅频和相频特性。看两个波形的是否正交，观察结果刚好正交，且误差小于5%。
滤波网络的测试，通过信号发生器输入20mv，20MHZ的信号源，看滤波输出口的幅度和频率。示波器显示为4格，显示Vpp为80mv.

测试结果见表4.1
基
本
要
求
频率范围
1MHz~40MHz
频率步进
100kHz
I通道幅度
596mv
Q通道幅度
590mv
相位差
≤5º
扫频步进
100kHz
扫频时间
≤2s
发
挥
部
分
输入输出阻抗
50Ω
幅频测量

RLC网络

数据显示分辨率

表4.1 信号发生器测试数据

第5章 小结
以SPCE06A单片机为核心控制芯片，以DDS芯片AD9854为信号发生器，加之于外围电路来实现幅频及相频的检测。频率范围为 1MHz~40MHz，频率稳定度≤10-4；频率可设置，最小设置单位 100kHz。正交信号相位差误差的绝对值≤5º，幅度平衡误差的绝对值≤5%。可扫频输出，扫频范围及频率步进值可设置，最小步进 100kHz；要求连续扫频输出，一次扫频时间≤2s。
通过毕业设计，我体会到实践对于学习的重要性，以前只是明白理论，没有经过实践考察，对知识的理解不够明确，通过这次的做，真正做到理论与时间相结合。
总之，通过毕业设计,我深刻体会到要做好一个完整的事情，需要有系统的思维方式和方法，对待要解决的问题，要耐心、要善于运用已有的资源来充实自己。同时我也深刻的认识到，在对待一个新事物时，一定要从整体考虑，完成一步之后再作下一步，这样才能更加有效。

参考文献
[1]康华光 电子技术基础 高等教育出版社
[2]胡宴如 模拟电子技术（第三版） 高等教育出版社 2008.6
[3]胡宴如 高频电子线路（第四版） 高等教育出版社 2008.12
[4]凌阳科技大学计划
[5]李法春 C51单片机应用设计与技能训练 电子工业出版社 2012.6

附录
程序设计
主函数
//////////////////////////
#include "SPCE061A.h"
#include "_12864.h"
#include "math.h"
//////////////////////////////
extern void AD9854_Init(void);
void a1_dingpin();
void a2_dingpin(int mod2);
void xianshi_F1();
void xianshi_A1();
void xianshi_F2();
void xianshi_F3();
void xianshi_F4();
void xianshi_A2();
void upclk();
extern int a2_sacnrate;
extern int keyscan();
extern int keyword;
unsigned char Smuen[]={"频率特性测试仪 2013.09.06 "};
unsigned char Fumuen1[]={"频率：10.0MHz 幅度：0.50Vpp 增益： 0.0dB 相位： 0.0度 "};
unsigned char Fumuen2[]={"10.0MHz--40.0MHz 0.1MHz 0.50VppSCAN_RATE: 3ms "};
unsigned char Fumuen3[]={"10.0MHz--40.0MHz 0.1MHz 0.50VppFo= 0.0MHz BW= 0.1MHz "};
int gongneng=0;
int jiemeiint=1;
int main(void)
{

int temp;
asm("INT OFF");
sqrt(4,5);

_12864_LcdInit(0);
_12864_WriteMenu( Smuen);//写菜单函数，
temp=20;
//while(temp--)_12864_delay_10ms();//10ms延时程序
//_12