基于嵌入式电子闹钟课程设计.doc

嵌入式系统综合实验

题 目 基于嵌入式的数字闹钟系统设计

学生姓名 秦乙

学 号 20071309087

学 院 电子与信息工程学院

专 业 信息工程

二Ｏ一Ｏ 年 十二 月 二十七 日

目 录
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摘要和关键词 错误！未定义书签。
1 绪论 2
1.1 在信息产业中EDA产生的影响 2
1.2 中国国内EDA发展情况 2
2 FPGA简介 2
2.1 FPGA概述 2
2.2 FPGA基本结构 3
2.3 FPGA编程原理 3
3 设计的总体方案 4
3.1流程图 4
3.2模块组成 4
3.3数字闹钟工作原理 4
4设计的详细原理 5
4.1主要模块 5
4.2功能概述 5
5设计的步骤和过程 6
5.1计时模块 6
5.2校时模块 7
5.3设定闹钟模块 8
5.4显示模块设计 9
5.5蜂鸣器模块设计 错误！未定义书签。2
6设计的仿真和结果 错误！未定义书签。2
7总结 错误！未定义书签。5
参考文献 错误！未定义书签。5

基于嵌入式的数字闹钟系统设计
秦乙
南京信息工程大学 电子与信息工程学院 信息工程系，南京 210044

摘要：随着社会、科技的发展，人类得知时间，从观太阳、摆钟到现在电子钟，不断研究、创新。为了在观测时间的同时，能够了解其它与人类密切相关的信息，比如温度、星期、日期等，电子数字钟诞生了，它集时间、日期、星期和温度功能于一身，具有读取方便、显示直观、功能多样、电路简洁等诸多优点，符合电子仪器仪表的发展趋势，具有广阔的市场前景。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑优化和仿真测试，直至实现既定的电子线路系统功能。本文介绍了基于VHDL硬件描述语言设计的多功能数字闹钟的思路和技巧。在Quartus 11开发环境中编译和仿真了所设计的程序，并逐一调试验证程序的运行状况。仿真和验证的结果表明，该设计方法切实可行，该数字闹钟可以实现调时定时闹钟播放音乐功能具有一定的实际应用性。
关键词：数字闹钟；EDA；PGA；VHDL；

the Design of Digital Clock System on FPGA
QinYi
Dept. Information Engineering, Nanjing University of Information Science & Technology, 210044
ABSTRACT
Along with the development of society, science and technology, human beings that time, from view the sun, until now, electric clock pendulum clocks are continuously research and innovation. In order to make the observation time at the same time, can understand other and human closely related information, such as temperature, week, dates, electronic digital clock was born, it sets the time, date, weeks and temperature functions in one, which makes it very convenient, direct display, functional diversity, simple circuit, and many other advantages, conform to the trend of the development of electronic instruments, and has a broad market prospect. EDA technology is dependent on powerful computers in the EDA software platform, with VHDL VHDL for system logic describing means complete design documents, automatically logic optimization and simulation test until realize the set electronic circuit system function. This paper introduces the design based on VHDL VHDL multi-function digital alarm clock of thinking and skills. In Quartus 11 development environments compile and simulation the design process, and then the operation status of debugging validation procedures. The simulation and verification results show that the design method is feasible, and the digital clock can be realized when the alarm clock play music timing adjustment function has certain practical applications.
Keywords: the Digital Alarm Clock; EDA; FPGA ; VHDL
1 绪论
1.1 在信息产业中EDA产生的影响
随着大规模集成电路技术和计算机技术的不断发展，在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升;电子类的高新技术项目的开发也逾益依赖于EDA技术的应用。即使是普通的电子产品的开发，EDA技术常常使一些原来的技术瓶颈得以轻松突破，从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻，EDA技术将迅速成为电子设计领域中的极其重要的组成部分。
1.2 中国国内EDA发展情况
从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用文泛、工具多样、软件功能强大。
中国EDA市场已渐趋成熟，不过大部分设计工程师面向的是PC主板和小型ASIC领域，仅有小部分（约11%）的设计人员工发复杂的片上系统器件。为了与台湾和美国的设计工程师形成更有力的竞争，中国的设计队伍有必要购入一些最新的EDA技术。
在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。要大力推进制造业信息化，积极开展计算机辅助设计（CAD）、计算机辅助工程（CAE）、计算机辅助工艺（CAPP）、计算机机辅助制造（CAM）、产品数据管理（PDM）、制造资源计划（MRPII）及企业资源管理（ERP）等。有条件的企业可开展“网络制造”，便于合作设计、合作制造，参与国内和国际竞争。开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试技术、控制技术与计算机技术、通信技术进一步融合，形成测量、控制、通信与计算机（M3C）结构。在ASIC和PLD设计方面，向超高速、高密度、低功耗、低电压方向发展。
2 FPGA 简介
2.1 FPGA概述
FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称，与之相应的CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，两者的功能基本相同，只是实现原理略有不同，所以有时可以忽略这两者的区别，统称为可编程逻辑器件或CPLD/PGFA。CPLD/PGFA几乎能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路。它如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正确性，在PCB完成以后，利用CPLD/FPGA的在线修改功能，随时修改设计而不必改动硬件电路。使用CPLA/FPGA开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。这些优点使得CPLA/FPGA技术在20世纪90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言HDL的进步。
2.2 FPGA基本结构
FPGA一般由3种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这3种可编程电路是：可编程逻辑模块（CLB--Configurable Logic Block）、输入/输出模块（IOB--I/O Block）和互连资源（IR—Interconnect Resource）。可编程逻辑模块CLB是实现逻辑功能的基本单元，它们通常规则的排列成一个阵列，散布于整个芯片；可编程输入/输出模块（IOB）主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间连接起来，构成特定功能的电路。
2.3 FPGA编程原理
硬件设计需要根据各种性能指标、成本、开发周期等因素，确定最佳的实现方案，画出系统框图，选择芯片，设计PCB并最终形成样机。
CPLD/FPGA软件设计可分为两大块：编程语言和编程工具。编程语言主要有VHDL和Verilog两种硬件描述语言；编程工具主要是两大厂家Altera和Xilinx的集成综合EDA软件（如MAX+plusII、QuartusII、Foundation、ISE）以及第三方工具（如FPGA Express、Modelsim、Synposys SVS等）。具体的设计输入方式有以下几种：
1.HDL语言方式。HDL既可以描述底层设计，也可以描述顶层的设计，但它不容易做到较高的工作速度和芯片利用率。用这种方式描述的项目最后所能达到的性能与设计人员的水平、经验以及综合软件有很大的关系。
2.图形方式。可以分为电路原理图描述，状态机描述和波形描述3种形式。有的软件3种输入方法都支持，如Active-HDL。MAX+plusII 图形输入方式只支持电路原理图描述和波形描述两种。电路原理图方式描述比较直观和高效，对综合软件的要求不高。一般大都使用成熟的IP核和中小规模集成电路所搭成的现成电路，整体放到一片可编程逻辑器件的内部去，所以硬件工作速度和芯片利用率很高，但是但项目很大的时候，该方法就显得有些繁琐；状态机描述主要用来设计基于状态机思想的时序电路。在图形的方式下定义好各个工作状态，然后在各个状态上输入转换条件以及相应的输入输出，最后生成HDL语言描述，送去综合软件综合到可编程逻辑器件的内部。由于状态机到HDL语言有一种标准的对应描述方式，所以这种输入方式最后所能达到的工作速度和芯片利用率主要取决于综合软件；波形描述方式是基于真值表的一种图形输入方式，直接描述输入与输出的波形关系。这种输入方式最后所能达到的工作速度和芯片利用率也是主要取决于综合软件。

3 设计的总体方案
3.1流程图：

图 1

3.2 模块组成
本多功能数字时钟由三个模块组成：
（1）时间显示模式：
24小时制显示当前时间：小时用8与7数码管，分钟用5与4位数码管，秒由2与1位数码管表示，小时与分钟之间、分钟与秒之间用3和6位数码管显示“—”，总计八位七段数码显示管。此模式下显示当前时间。
（2）校时模式：
将time键置于‘0’，运用功能键set键对八位数码管进行选择，并由功能键up键进行+1与down键进行-1操作，通过此4个功能键进行校时设置。
Set->数码管7-> Set->数码管6-> Set->数码管5-> Set->数码管4-> Set->数码管3->
Set->数码管2-> Set->数码管1
Up->+1;down->-1;
（3）闹钟设定模式：
将time键置于‘1’，设定模式与校时时设定一样，运用功能键set键对八位数码管进行选择，并由功能键up键进行+1与down键进行-1操作，通过此4个功能键进行校时设置。
Set->数码管7-> Set->数码管6-> Set->数码管5-> Set->数码管4-> Set->数码管3-> Set->数码管2-> Set->数码管1
Up->+1;down->-1;
4设计的详细原理
此多功能数字时钟是由多个模块组成，各个模块实现各自不同的作用，综合起来，便是多功能数字时钟。
4.1主要模块
主要模块包括：
（1）输入一个250KHZ的方波信号
（2）计时模块:
将time键置于‘0’，用软件设计，当脉冲累计2500000次时secondl自动+1，以此类推，可得出数字时钟，并用8位7段对各时间进行显示。
输入：250KHz脉冲，控制键time等
输出：秒、分、小时
（3）校时模块:
将time键置于‘0’， 运用功能键set键对八位数码管进行选择，并由功能键up键进行+1与down键进行-1操作，通过此4个功能键进行校时设置。
输入：time状态转换键，set数码管选定键，up+1键，down-1键
输出：设定后的 秒，分，小时
（4）设定闹钟模块：
与校时操作类似，只是先将time键置于‘1’， 再运用功能键set键对八位数码管进行选择，并由功能键up键进行+1与down键进行-1操作，通过此4个功能键进行校时设置
输入：time状态转换键，set数码管选定键，up+1键，down-1键
输出：所定的闹钟时间 秒，分，小时
（5）整点蜂鸣报时
运用软件进行设置，当minuteH与minuteL均为零时，蜂鸣器响，也就是没次整点时，蜂鸣器自动响一分钟，如果想设置响的时间，可以手动改即可。并且可以手动按下功能键naozhong，这样就可以手动关闭蜂鸣器。
输入：naozhong关闭蜂鸣器键
输出：蜂鸣器发出蜂鸣声
4.2功能概述
输入一个250KHZ的方波信号，运用VHDL语言对其进行编译，用计数器对方波信号进行技术，当 cnt=2500000时，secondl自动+1，不断进行累加，可以达到实现数字钟自动计时功能。并且此多功能数字钟设有5个功能键，（1）time键控制显示状态，可以选择时钟状态与闹钟状态的转换（2）naozhong键可以手动关闭蜂鸣器（3） set键可以选择需要改变的数码管，以便进行调时与设定闹钟（4）up键对对应的数据进行+1操作（5）down键对对应的数据进行-1操作。通过次5个功能键，便可实现多功能数字时钟，拥有计时/校时功能，设定闹钟功能，整点报时功能。
5设计的步骤和过程
5.1 计时模块：
if clk_1k'event and clk_1k = '1' then
cnt:=cnt+1;
ct:=ct+1;
if ct=1000 then -- 1 秒计时。
ct:=0;
secondL:=secondL+1;
if secondL=10 then -- 10 秒计时。
secondL:=0;
secondH:=secondH+1;
end if;
if secondH=6 then -- 1 分钟计时。
secondH:=0;
minuteL:=minuteL+1;
end if;
if minuteL=10 then -- 10 分钟计时。
minuteL:=0;
minuteH:=minuteH+1;
end if;
if minuteH=6 then -- 1 小计时时。
minuteH:=0;
hourL:=hourL+1;
end if;
if hourL=10 then -- 10 小时计时。
hourL:=0;
hourH:=hourH+1;
end if;
if hourH=2 and hourL =4 then -- 24 小时计时
hourH:=0;
hourL:=0;
end if;
此模块的主要作用是完成24小时的即时显示。
5.2校时模块：
if clk'event and clk = '1' then
d<=set;
k<=up;
p<=down
if time='0' then
if ( d='0' and set='1')then
stat<=stat+1;
end if;
case stat is
when 1 =>
if(k='0' and up='1')then
hourH<=hourH+1;
elsif( p='0' and down='1')then
hourH<= hourH-1;
end if;

when 2 => if( k='0' and up='1')then
hourL<= hourL+1;
elsif( p='0' and down='1')then
hourL<= hourL-1;
end if;
when 3 => if(k='0' and up='1')then
minuteH<= minuteH +1;
elsif( p='0' and down='1')then
minuteH<= minuteH -1;
end if;
when 4 => if( k='0' and up='1')then
minuteL<= minuteL+1;
elsif( p='0' and down='1')then
minuteL<= minuteL-1;
end if;
when 5=>
if(k='0' and up='1')then
secondH<= secondH +1;
elsif(p='0' and down='1')then
secondH<= secondH-1;
end if;
when 6 => if( k='0' and up='1')then
secondL<= secondL +1;
elsif( p='0' and down='1')then
secondL<= secondL-1;
end if;
when others=>null;
end case;
end if;
此模块的主要功能是进行时钟初始时间的设置。
5.3设定闹钟模块：
if clk'event and clk = '1' then
d<=set;
k<=up;
p<=down;
if time='1' then
if ( d='0' and set='1')then
stat<=stat+1;
end if;
case stat is
when 1 =>
if(k='0' and up='1')then
alarm_hourH<= alarm_hourH+1;
elsif( p='0' and down='1')then
alarm_hourH<= alarm_hourH-1;
end if;

when 2 => if( k='0' and up='1')then
alarm_hourL<= alarm_hourL+1;
elsif( p='0' and down='1')then
alarm_hourL<= alarm_hourL-1;
end if;
when 3 => if(k='0' and up='1')then
alarm_minuteH<= alarm_minuteH +1;
elsif( p='0' and down='1')then
alarm_minuteH<= alarm_minuteH -1;
end if;
when 4 => if( k='0' and up='1')then
alarm_minuteL<= alarm_minuteL+1;
elsif( p='0' and down='1')then
alarm_minuteL<= alarm_minuteL-1;
end if;
when 5=>
if(k='0' and up='1')then
alarm_secondH<= alarm_secondH +1;
elsif(p='0' and down='1')then
alarm_secondH<=alarm_secondH-1;
end if;
when 6 => if( k='0' and up='1')then
alarm_secondL<= alarm_secondL +1;
elsif( p='0' and down='1')then
alarm_secondL<= alarm_secondL-1;
end if;
when others=>null;
end case;
end if;
此模块完成闹钟的设定。
5.4 显示模块设计
if (time='0') then
ahourH<=hourH;
ahourL<=hourL;
aminuteH<=minuteH;
aminuteL<=minuteL;
asecondH<=secondH;
asecondL<=secondL;
elsif(time='1')then
ahourH<=alarm_hourH;
ahourL<= alarm_hourL;
aminuteH<= alarm_minuteH;
aminuteL<= alarm_minuteL;
asecondH<= alarm_secondH;
asecondL<= alarm_secondL;
end if;
case cnt is -- To display the time.
when 0 => L<="000"; -- Enable the leftmost display.
case ahourH is
when 0 => dled<=X"FC";--0
when 1 => dled<=X"60";--1
when 2 => dled<=X"DA";--2
when others => null;
end case;
when 1 => L<="001"; -- Enable the second display.
case ahourL is
when 0 => dled<=X"FC";--0
when 1 => dled<=X"60";--1
when 2 => dled<=X"DA";--2
when 3 => dled<=X"F2";--3
when 4 => dled<=X"66";--4
when 5 => dled<=X"B6";--5
when 6 => dled<=X"BE";--6
when 7 => dled<=X"E0";--7
when 8 => dled<=X"FE";--8
when 9 => dled<=X"F6";--9
when others => null;
end case;
when 2 => L<="010"; -- Enable the third display.
dled<=X"01"; -- Blanked.
when 3 => L<="011"; -- Enable the fourth display.
case aminuteH is
when 0 => dled<=X"FC";--0
when 1 => dled<=X"60";--1
when 2 => dled<=X"DA";--2
when 3 => dled<=X"F2";--3
when 4 => dled<=X"66";--4
when 5 => dled<=X"B6";--5
when others => null;
end case;
when 4 => L<="100"; -- Enable the fifth display.
case aminuteL is
when 0 => dled<=X"FC";--0
when 1 => dled<=X"60";--1
when 2 => dled<=X"DA";--2
when 3 => dled<=X"F2";--3
when 4 => dled<=X"66";--4
when 5 => dled<=X"B6";--5
when 6 => dled<=X"BE";--6
when 7 => dled<=X"E0";--7
when 8 => dled<=X"FE";--8
when 9 => dled<=X"F6";--9
when others => null;
end case;
when 5 => L<="101"; -- Enable the sixth display.
dled<=X"01"; -- Blanked.
when 6 => L<="110"; -- Enable the seventh display.
case asecondH is
when 0 => dled<=X"FC";--0
when 1 => dled<=X"60";--1
when 2 => dled<=X"DA";--2
when 3 => dled<=X"F2";--3
when 4 => dled<=X"66";--4
when 5 => dled<=X"B6";--5
when others => null;
end case;
when 7 => L<="111"; -- Enable the rightmost display
case asecondL is
when 0 => dled<=X"FC";--0
when 1 => dled<=X"60";--1
when 2 => dled<=X"DA";--2
when 3 => dled<=X"F2";--3
when 4 => dled<=X"66";--4
when 5 => dled<=X"B6";--5
when 6 => dled<=X"BE";--6
when 7 => dled<=X"E0";--7
when 8 => dled<=X"FE";--8
when 9 => dled<=X"F6";--9
when others => null;
end case;
end case;
此模块实现数字钟的显示及闹钟设定时的显示。
5.5蜂鸣器模块设计
if ((hourH = alarm_hourH) and (hourL= alarm_hourL) and (minuteH = alarm_minuteH) and (minuteL = alarm_minuteL)) or ((minuteH=0)and(minuteL=0) )then
sound<='1';
end if;
if (naozhong='1')then
sound<='0';
end if;
此模块实现闹钟蜂鸣以及整点蜂鸣报时。
6设计的仿真和运行结果
（1）将time键置于‘0’，输入clk信号，可以得到时钟输出波形为：

图2
此时时钟自动计时，并且将计时数据传送至显示管显示。如上图asecond=second;
（2）将time键置于‘0’，输入clk信号，并将set改为20分频信号，up与down信号交叉为1，得到时钟输出波形为：

图 3
如图所示此时时间不是正常变化，因为有手动设置进行up（+1）操作和down（-1）操作，并且将时间由数码管显示。

（3）将time键置于‘1’，则显示闹钟初始调节状态：

图4
此时secondl,secondH,minuteL,minuteH,hourL,hourH不受影响，均自动计时，但是并不由数码管进行显示，此时显示的是闹钟初定时间，这时均为0。由于set变化，stat 顺序发生变化。
（4）将time置于‘1’，并可以改变set键进行数码管选择，并用up（+1）操作和down（-1）操作，进行闹钟的初步设定。

图 5
此时可以得到时钟的初步设定。

7 总结
通过本次实验，系统的复习整个EDA的知识，并且了解了CPLD可编程芯片的结构和引脚，能够熟练的运用quartus II这个软件，尤其可贵的是，学会了使用这个软件来给程序配置引脚，并且实际的通过实验箱的几个按键就可以控制整个操作的过程，终于感到自己所学到的知识可以付诸到实践了。
在此次的数字钟设计过程中，更进一步地熟悉有关数字电路的知识和具体应用。学会了利Max+plus和QuarterII软件进行原理图的绘制，硬件描述语言VHDL的编写，程序的仿真等工作。并能根据仿真结果分析设计的存在的问题和缺陷，从而进行程序的调试和完善。
在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如在对具体模块的仿真的过程中，往往没有考虑到整体设计的层面以及与上下模块接口的设计。再加上器件对信号的延时等问题，实际下载到实验箱上后会出现一系列的问题，因此仿真图和电路连接图还是有一定区别的。
此次的数字钟设计重在于按键的控制和各个模块代码的编写，虽然能把键盘接口和各个模块的代码编写出来，并能正常显示，但对于各个模块的优化设计还有一定的缺陷和不足。总的来说，通过这次的设计实验更进一步地增强了实验的动手能力，对数字钟的工作原理也有了更加透彻的理解。在本设计调试过程中遇到了一些问题如下：
1.当程序下载到实验箱上后，数码管显示全部为零，计数器不工作，经分析得知程序中的总的清零信号保持有效状态，改动程序后计数器开始计数。
2.当秒时钟计数到59时变0时，分计数模块滞后计数，考虑的器件的延时，将程序中秒的进位信号提前1秒。
3在检测按键时，由于有些按键控制是秒时钟同步的，所以控制起来显得梢慢些，但是工作正常，能满足实际的需要。

参考文献
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