基于3D-SiP技术的小型化混频锁相源的研制.pdf
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1、射频微波与太赫兹Jun.,20232023年6 月RESEARCH&PROGRESSOFSSEVol.43,No.3第43卷第3期子学研究与进展固体电基于3D-SiP技术的小型化混频锁相源的研制尹峰钱兴成王晟潘碑陈静”(南京电子器件研究所,南京,2 10 0 16)(2 中国电子科技集团公司第二十八研究所,南京,2 10 0 0 7)2022-12-30收稿,2 0 2 3-0 3-12 收改稿摘要:基于电路三维垂直互连,采用系统级封装技术,研制了一款Ku波段小型化锁相源,尺寸仅为16 mm11mmX3mm,通过SiP模块电性能设计与电磁学、热力学、结构力学仿真的结合,实现了12 14GHz频
2、率信号的输出。测试结果表明,锁相源的输出信号相位噪声为一9 5dBc/Hz1kHz,杂散抑制大于6 5dBc,且测试结果与仿真结果相吻合。关键词:三维垂直互连;系统级封装;锁相源;小型化中图分类号:TN45文献标识码:A文章编号:10 0 0-38 19(2 0 2 3)0 3-0 2 2 1-0 6Research on Miniaturized Frequency Synthesizer Based on3D-SiP TechnologyYINFengQIANXingchengWANG Sheng?PANBeilCHENJing(Nanjing Electronic Devices Ins
3、titute,Nanjing,210016,CHN)(2 The 28th Research Institute of China Electronics Technology Group Corporation,Nanjing,210007,CHN)Abstract:In this paper,according to use the technology of three-dimensional vertical interconnec-tion and system-in-package,a Ku-band frequency synthesizer was developed,whic
4、h can output thefrequency range of 12 GHz to 14 GHz.The overall size of this frequency synthesizer is only 16 mm X1l mm X3 mm.Moreover,this research realizes the combination of several simulations includes SiPmodule design,electromagnetics,thermodynamics and structural mechanics.The test results sho
5、wthat the phase noise of the output signal of the frequency synthesizer is-95 dBc/Hz1 kHz,the spu-rious suppression is better than 65 dBc.Therefore,the test results of the frequency synthesizer areconsistent with the simulation results.Key words:three-dimensional vertical interconnection;system-in-p
6、ackage;frequency syn-thesizer;miniaturization引言频率源是现代工业不可或缺的一部分,一直以来,频率源都是无线通信研究的重点和难点。随着现代电子器件的不断发展,小型化、轻量化已经成为频率源的核心之一。由于系统级封装*联系作者:E-mail:6 7 37 9 8 36 7 q q.c o m(System-in-package,SiP)技术采用三维垂直互连的方式,可以将不同种类的元器件和裸芯片在三维方向集成于同一封装内2,能够节省很大的空间。相关SiP技术频率源的报道有:2 0 0 7 年,SongT等人(3)制作了一款功率极低的频率源,该模块使用SiP
7、技术,功耗仅有几毫瓦,且该频率源在频偏1MHz处的相位噪声仅为一115.8 3dBc/Hz;2015年,LinJM22243卷固体电子学研究与进展http:/GTDZ等人4基于SiP技术研制出了一款快速锁定的全数字锁相环,锁定时间仅有3s,且该锁相环在1MHz时的相位噪声为一10 8.7 7 dBc/Hz;2018年,庞春辉等人5基于SiP技术成功研制了一款输出频率为30 31GHz的混频锁相源,相位噪声能够达到-97 dBc/Hz10 kHz。为解决频率源的小型化问题,本文设计了一款基于SiP技术的Ku波段频率源,尺寸仅为16 mm11mm3mm,该频率源的相位噪声优于一9 5dBc/Hz1
8、kHz,杂散抑制大于6 5dBc。1电路设计1.1预期指标参数频率源模块的设计指标为:输出频率为12 14GHz,相位噪声优于一9 0 dBc/Hz1kHz,泄漏杂散抑制大于6 5dBc,参考杂散抑制大于7 0 dBc,谐波抑制大于15dBc,输出功率为8 12 dBm。1.2电路结构设计锁相环采用混频锁相6 的频率合成方式,其工作原理框图如图1所示Main loop厂REF11PFD1LPF1VCO1RF图111REF1IFPD1MIX711LO1图1REF21PFD2LPF2VCO21LSub-loop图1混频锁相环原理框图Fig.1Block diagram of frequency s
9、ynthesizer整个混频锁相环系统可分为主环和副环两部分电路,主环负责射频信号的输出,副环负责提供主环所需的混频本振信号。具体的工作原理7-8 为:副环的参考信号(REF2)经过鉴相器2(PFD2)和环路滤波器2(LPF2)后由压控振荡器2(VCO2)输出本振信号(LO),本振信号与主环的射频输出信号(RF)混频后得到中频信号(IF),中频信号经过鉴相器1(PFD1),环路滤波器1(LPF1)后,最终由压控振荡器1(VCO1)输出射频信号(RF)。1.3电路性能设计1.3.1相位噪声混频锁相源的相位噪声需要同时考虑主环和副环的相位噪声9,下面分别对其进行介绍。(1)副环相位噪声仿真为减小模
10、块的体积,副环环路滤波器选用的是不引人运算放大器的RC低通滤波器,副环的电路模型如图2(a)所示,包括参考输人信号(REF2)、鉴相器(PFD2)、环路滤波器(LPF2)、压控振荡器(VCO 2),预分频器(Prescaler)为鉴相器内置分频器。相位噪声仿真结果如图2(b)所示,副环相位噪声的总和为一9 5.0 5dBc/Hz1kHz。Prescaler1/2VDDVCOIP.R,=5 k2LOVCOINREF2LC,=60pFPFD2VCO2ReferenceXREFJR,=5.8k2100MHzC,=5.6pFC,-2 pFCENSENSDILPF2LDSCKGND(a)-60-80To
11、tal(,zH.oap)/asiou aseudVCO-100-120-140PresealrPetchip-160Loopfilter-180-200-220-240111010101010sFrequency/kHz(b)图2(a)副环电路模型;(b)副环相位噪声Fig.2(a)Sub-loop circuit model;(b)Sub-loop phase noise(2)主环相位噪声仿真为了增大调谐电压,主环包含运算放大器(O PA),主环的电路模型如图3(a)所示,包括参考输人信号(REF1),鉴相器(PFD1),环路滤波器(LPF1),压控振荡器(VCO1)。输出频率为13GHz时
12、,相位噪声仿真结果如图3所示,主环相位噪声的总和为一111.17 dBc/Hz1kHz。混频锁相环的相位噪声可以等效为副环相位噪声223峰等:基于3D-SiP技术的小型化混频锁相源的研制3期与主环相位噪声的叠加10,混频锁相环的相位噪声为94.94dBc/Hz1kHz、10 4.46 d Bc/H z 10 k H z104.42dBc/Hz100kHz-100.14dBc/Hz1MHzC.=6&PFR=510QHC,=2200pFVCOIPVDDR,=2702R,=1 0002;RFREF1SVCOINReferencePFD1=68pFEOPAC,=56pFIiVCO1XREF100MHz
13、CENSENSDISCKLDGND(a)-60-80Total-100VCOLoopfilter-120-140-160-180RefChip-200-220-2401101010310410sFrequency/kHz(b)图3(a)主环电路模型;(b)主环相位噪声Fig.3(a)Main loop circuit model;(b)Main loop phase noise1.3.2杂散模块泄漏杂散的主要来源包括路径泄漏杂散1和空间泄漏杂散12 路径泄漏杂散主要为本振信号经混频器泄漏至主环的输出,为了增加链路的隔离度,增加了一级放大器(AMP3)和衰减器(ATT3),路径泄漏杂散的链路图如
14、图4所示,混频器(MIX)射频端口和本振端口的隔离度为30 dB,放大器(AMP3)的反向隔离度为2 0 dB,衰减器(ATT3)的隔离度为10 dB,功分器(PD)两输出端口的隔离度为2 0 dB,最终路径泄漏杂散抑制超过8 0 dBc。PFD1LPF1VCO120dBATT1AMP1窗RF2PDATT3AMP3ATT2AMP2LPF320dBRF1Di10dBMIXIF30dBLOPFD2LPF2VCO2图PDPrescalerk图4路径泄露杂散Fig.4Path leakage stray空间泄漏杂散的主要来源是副环的本振信号,为确定空间泄漏杂散信号的大小,建立板级仿真模型,对本振信号进
15、行电磁仿真,如图5所示。LORF图5本振信号的板级仿真模型Fig.5Board level simulation model of LO signal为简化仿真计算,将板级仿真模型进行切割,得到图6(a)所示的仿真模型,使用集总端口对LO和RF输出端口的S参数进行仿真,得到这两个端口间的S12如图6(b)所示。从图6(b)中可以看出,模块在12 14GHz频段的空间本振泄漏抑制大约为8 0 dBc,已得出模块的路径泄漏抑制为8 0 dBc,所以模块的泄漏杂散抑制在7 7 dBc左右。78RFport2-80-82LO-84porti12.012.513.013.514.5f/GHz(a)(b)
16、图6本振信号空间泄露:(a)仿真模型;(b)S12仿真结果Fig.6 Local oscillator signal space leakage:(a)Simulationmodels;(b)Siz simulation results1.4封装结构频率源采用SiP技术,整个系统分为上下基板,采用板级堆叠技术POP(Pa c k a g e o n p a c k a g e)在上下基板之间植人焊球,实现上下基板之间信号的传输。模块封装于尺寸为16 mm11mm3mm的BGA管壳中,其体积仅为相同功能的传统封装模块的5%10%,对比市场上相同功能的SiP模块,其体积减小了接近50%。3D布局如
17、图7 所示,图7(a)为下基板布局,图7(b)为上基板布局图。22443卷固体电子空学研究与进展http:/GTDZATT3AMP3ATTIAMPIAMP2PFD2VCO1LPF3PFD1MIXATT2LPF2OPALPF1(a)(b)图7电路板布局示意图:a)下基板;(b)上基板Fig.7Schematic diagram of the layout:(a)Lower substrate;(b)Uppersubstrate2仿真设计在三维SiP模块的设计过程中,电磁互联、热互联和力互联的设计至关重要,而三者的关系也并非独立,需同时对三者进行考虑。2.1电磁仿真频率源模块分为上下基板,而不同基
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