电子工程师面试题.doc

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收集的一些电子工程师面试题，正在继续完成中...

模拟、模拟电路（Analog Circuit）：处理模拟信号的电子电路 模拟信号：时间和幅度都连续的信号（连续的含义是在某以取值范围那可以取无穷多个数值）。数字、数字信号指幅度的取值是离散的，幅值表示被限制在有限个数值之内。二进制码就是一种数字信号。二进制码受噪声的影响小，易于有数字电路进行处理，所以得到了广泛的应用。

CMOS（Complementary Metal Oxide Semiconductor），互补金属氧化物半导体，电压控制的一种放大器件。是组成CMOS数字集成电路的基本单元。MCU(MicroControllerUnit)中文名称为微控制单元，又称单片微型计算机(SingleChipMicrocomputer)或者单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。

RISC（reduced instruction set computer，精简指令集计算机）是一种执行较少类型计算机指令的微处理器，起源于80年代的MIPS主机（即RISC机），RISC机中采用的微处理器统称RISC处理器。这样一来，它能够以更快的速度执行操作（每秒执行更多百万条指令，即MIPS）。因为计算机执行每个指令类型都需要额外的晶体管和电路元件，计算机指令集越大就会使微处理器更复杂，执行操作也会更慢。CISC、DSP、ASIC、FPGA

ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点

3、基尔霍夫定律的内容是什么？（仕兰微电子）
基尔霍夫定律（Kirchhoff Law）
基尔霍夫电流定律 （KCL）： 对任一集总参数电路中的任一节点，在任一瞬间，流出该节点的所有电流的代数和恒为零。
基尔霍夫电压定律（KVL）： 对任一集总参数电路中的任一回路，在任一瞬间，沿此回路的各段电压的代数和恒为零。

4、平板电容公式 C=εS/4πkd

5、三极管曲线特性。（未知）

6、描述反馈电路的概念，列举他们的应用。（仕兰微电子）
反馈是将放大器输出信号(电压或电流)的一部分或全部,回授到放大器输入端与输入信号进行比较(相加或相减),并用比较所得的有效输入信号去控制输出,这就是放大器的反馈过程.凡是回授到放大器输入端

的反馈信号起加强输入原输入信号的,使输入信号增加的称正反馈.反之则反.按其电路结构又分为:电流反馈电路和电压反馈电路.正反馈电路多应用在电子振荡电路上,而负反馈电路则多应用在各种高低频放大电路上.因应用较广,所以我们在这里就负反馈电路加以论述.负反馈对放大器性能有四种影响:
1. 负反馈能提高放大器增益的稳定性. （温度稳定性）
2.负反馈能使放大器的通频带展宽.
3.负反馈能减少放大器的失真.
4.负反馈能提高放大器的信噪比.
5.负反馈对放大器的输出输入电阻有影响。

7、负反馈种类
电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈

8、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）
补偿后的波特图。（凹凸）

频率补偿是采用一定的手段改变集成运放的频率响应，产生相位和频率差的消除。
使反馈系统稳定的主要方法就是频率补偿.

常用的办法是在基本电路或反馈网络中添加一些元件来改变反馈放大电路的开环频率特性(主要是把高频时最小极点频率与其相近的极点频率的间距拉大),破坏自激振荡条件,经保证闭环稳定工作,并满足要求的稳定裕度,实际工作中常采用的方法是在基本放大器中接入由电容或RC元件组成的补偿电路,来消去自激振荡.

9、怎样的频率响应算是稳定的，如何改变频响曲线。（未知）
右半平面无极点，虚轴无二阶以上极点。

10、基本放大电路种类，优缺点，特别是广泛采用差分结构的原因。（未知）

①共射放大电路
具有较高的放大倍数；
输入和输出信号相位相反；
输入电阻不高；
输出电阻取决于Rc的数值。若要减小输出电阻，需要减小Rc的阻值，这将影响电路的放大倍数。
② 共集电极电路
电压放大倍数小于1；
输入和输出信号同相；
输入电阻较高，信号源内阻不很低时仍可获取较大输入信号；
输出电阻较小，所以带负载能力较强。因此，它多用于输入级或输出级。

对由于衬底耦合产生的输入共模噪声有着抑制作用

11、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）

11、画差放的两个输入管。（凹凸）
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）
13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。(Infineon笔试试题)

15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路

8、给出一个差分运放，如何相位补偿，并画补为高通滤波器，何为低通滤波器。当RC<16、有源滤波器和无源滤波器的原理及区别?（新太硬件）

17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。（未知）

18、选择电阻时要考虑什么？（东信笔试题）
19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？（仕兰微电子）

20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题)

21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。（仕兰微电子）

22、画电流偏置的产生电路，并解释。（凹凸）

23、史密斯特电路,求回差电压。（华为面试题）

24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....) （华为面试题）

25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子）

26、VCO是什么,什么参数(压控振荡器?) （华为面试题）

27、锁相环有哪几部分组成？（仕兰微电子）

28、锁相环电路组成，振荡器（比如用D触发器如何搭）。（未知）

29、求锁相环的输出频率，给了一个锁相环的结构图。（未知）

30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。（未知）

31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）

32、微波电路的匹配电阻。（未知）

33、DAC和ADC的实现各有哪些方法？（仕兰微电子）

34、A/D电路组成、工作原理。（未知）

35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。（未知）

数字电路

1、同步电路和异步电路的区别是什么？（仕兰微电子）
2、什么是同步逻辑和异步逻辑？（汉王笔试）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌

电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。

4、什么是Setup 和Holdup时间？（汉王笔试）
5、setup和holdup时间,区别.（南山之桥）
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）
7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳

变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接CMOS需要在输出端口加一上拉电阻接到5V或者12V。

11、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

12、IC设计中同步复位与 异步复位的区别。（南山之桥）

13、MOORE 与 MEELEY状态机的特征。（南山之桥）

14、多时域设计中,如何处理信号跨时域。（南山之桥）

15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）Delay < period - setup – hold

16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）

17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）

18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）

19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题）

20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）

21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）

22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well
process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）

25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）

un×Cox×W/L??

27、用mos管搭出一个二输入与非门。（扬智电子笔试）

28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay
time)。（威盛笔试题circuit design-beijing-03.11.09）

29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）

30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）

31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）

32、画出Y=A*B+C的cmos电路图。（科广试题）

33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）

34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）

35、利用4选1实现F(x,y,z)=xz+yz'。（未知）

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
（Infineon笔试）
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
39、用与非门等设计全加法器。（华为）
40、给出两个门电路让你分析异同。（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
43、用波形表示D触发器的功能。（扬智电子笔试）
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）
45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
46、画出DFF的结构图,用verilog实现之。（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。（未知）
48、D触发器和D锁存器的区别。（新太硬件面试）
49、简述latch和filp-flop的异同。（未知）
50、LATCH和DFF的概念和区别。（未知）
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）
52、用D触发器做个二分颦的电路.又问什么是状态图。（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）
54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知）
57、用D触发器做个4进制的计数。（华为）
58、实现N位Johnson Counter,N=5。（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）
66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）
69、描述一个交通信号灯的设计。（仕兰微电子）
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。 （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。（未知）
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）
画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程。（未知）
73、画出可以检测10010串的状态图,并verilog实现之。（威盛）
74、用FSM实现101101的序列检测模块。（南山之桥）
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a： 0001100110110100100110
b： 0000000000100100000000
请画出state machine；请用RTL描述其state machine。（未知）
78、sram，falsh memory，及dram的区别？（新太硬件面试）

79、给出单管DRAM的原理图

(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9－14b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温度，增大电容存储容量）（Infineon笔试）
81、名词:sram,ssram,sdram

名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
压控振荡器的英文缩写(VCO)。
动态随机存储器的英文缩写(DRAM)。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、
IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散
傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡

3、什么叫做OTP片(OTP（一次性可编程）)、掩膜片，两者的区别何在？（仕兰微面试题目）
OTP与掩膜 OTP是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩膜型单片机为标志的

。由于掩膜需要一定的生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品

制造更为流行。它较之掩膜具有生产周期短、风险小的特点。近年来，OTP型单片机需量大幅度上扬，为

适应这种需求许多单片机都采用了在片编程技术(In System Programming)。未编程的OTP芯片可采用裸

片Bonding技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出的编程线、串行数据、时钟线等

对单片机编程。解决了批量写OTP 芯片时容易出现的芯片与写入器接触不好的问题。使OTP的裸片得以广

泛使用，降低了产品的成本。编程线与I/O线共用，不增加单片机的额外引脚。而一些生产厂商推出的单

片机不再有掩膜型，全部为有ISP功能的OTP。

4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）

5、描述你对集成电路设计流程的认识。（仕兰微面试题目）

一般来说asic和fpga/cpld没有关系！fpga是我们在小批量或者实验中采用的，生活中的电子器件上很少

见到的。而asic是通过掩膜得到的，它是不可被修改的。至于流程，应该是前端、综合、仿真、后端、

检查、加工、测试、封装。

6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）

通常可将FPGA/CPLD设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。

1.设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初，

Verilog、VHDL、AHDL等硬件描述语言的输入方法在大规模设计中得到了广泛应用。
2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI设计中，这一步

骤称为第一次Sign-off）PLD设计中，有时跳过这一步。
3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计

输入的某种或某几种数据格式(网表)转化为软件可识别的某种数据格式(网表)。
4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复

杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。
5.布局布线。在PLD设计中，3-5步可以用PLD厂家提供的开发软件（如 Maxplus2）自动一次完成。
6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（ASCI设计中，这

一步骤称为第二次Sign—off）。
7.生产。布线和后仿真完成之后，就可以开始ASCI或PLD芯片的投产

7、IC设计前端到后端的流程和eda工具。（未知）

逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时

序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分

析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测

试--芯片应用，在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改

，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。

9、Asic的design flow（设计流程）。（威盛VIA 2003.11.06 上海笔试试题）()

11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试）

先介绍下IC开发流程：

1.）代码输入（design input)
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：SUMMIT VISUALHDL
MENTOR RENIOR
图形输入: composer(cadence);
viewlogic (viewdraw)

2.）电路仿真（circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模拟电路仿真工具：
***ANTI HSpice pspice，spectre micro microwave: eesoft : hp

3.）逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没

有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果

生成的网表称为物理网表。

12、请简述一下设计后端的整个流程？（仕兰微面试题目）

13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元
素？（仕兰微面试题目）

Protel Protel99是基于Win95/Win NT/Win98/Win2000的纯32位电路设计制版系统。Protel99提供了一个

集成的设计环境，包括了原理图设计和PCB布线工具，集成的设计文档管理，支持通过网络进行工作组协

同设计功能。

14、描述你对集成电路工艺的认识。（仕兰微面试题目）

集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作上许多晶体管及电阻器、电容器等元器

件，并按照多层布线或遂道布线的方法将元器件组合成完整的电子电路。它在电路中用字母“IC”（也

有用文字符号“N”等）表示。

（一）按功能结构分类集成电路按其功能、结构的不同，可以分为模拟集成电路和数字集成电路两大类

。
模拟集成电路用来产生、放大和处理各种模拟信号（指幅度随时间边疆变化的信号。例如半导体收音机

的音频信号、录放机的磁带信号等），而数字集成电路用来产生、放大和处理各种数字信号（指在时间

上和幅度上离散取值的信号。例如VCD、DVD重放的音频信号和视频信号）。

（二）按制作工艺分类
集成电路按制作工艺可分为半导体集成电路和薄膜集成电路。膜集成电路又分类厚膜集成电路和薄膜集

成电路。

（三）按集成度高低分类
集成电路按集成度高低的不同可分为小规模集成电路、中规模集成电路、大规模集成电路和超大规模集

成电路。（四）按导电类型不同分类
集成电路按导电类型可分为双极型集成电路和单极型集成电路。
双极型集成电路的制作工艺复杂，功耗较大，代表集成电路有TTL、ECL、HTL、LST-TL、STTL等类型。单

极型集成电路的制作工艺简单，功耗也较低，易于制成大规模集成电路，代表集成电路有CMOS、NMOS、

PMOS等类型。

（五）按用途分类
集成电路按用途可分为电视机用集成电路。音响用集成电路、影碟机用集成电路、录像机用集成电路、

电脑（微机）用集成电路、电子琴用集成电路、通信用集成电路、照相机用集成电路、遥控集成电路、

语言集成电路、报警器用集成电路及各种专用集成电路。
电视机用集成电路包括行、场扫描集成电路、中放集成电路、伴音集成电路、彩色解码集成电路、AV/TV

转换集成电路、开关电源集成电路、遥控集成电路、丽音解码集成电路、画中画处理集成电路、微处理

器（CPU）集成电路、存储器集成电路等。
音响用集成电路包括AM/FM高中频电路、立体声解码电路、音频前置放大电路、音频运算放大集成电路、

音频功率放大集成电路、环绕声处理集成电路、电平驱动集成电路、电子音量控制集成电路、延时混响

集成电路、电子开关集成电路等。
影碟机用集成电路有系统控制集成电路、视频编码集成电路、MPEG解码集成电路、音频信号处理集成电

路、音响效果集成电路、RF信号处理集成电路、数字信号处理集成电路、伺服集成电路、电动机驱动集

成电路等。
录像机用集成电路有系统控制集成电路、伺服集成电路、驱动集成电路、音频处理集成电路、视频处理

集成电路。

15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什么？（仕兰微面试题
目）

制造工艺：我们经常说的0.18微米、0.13微米制程，就是指制造工艺了。制造工艺直接关系到cpu的电气

性能。而0.18微米、0.13微米这个尺度就是指的是cpu核心中线路的宽度。线宽越小，cpu的功耗和发热

量就越低，并可以工作在更高的频率上了。所以以前0.18微米的cpu最高的频率比较低，用0.13微米制造

工艺的cpu会比0.18微米的制造工艺的发热量低都是这个道理了。

16、请描述一下国内的工艺现状。（仕兰微面试题目）

17、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）

根据掺入的杂质不同，杂质半导体可以分为N型和P型两大类。 N型半导体中掺入的杂质为磷等五价元素

，磷原子在取代原晶体结构中的原子并构成共价键时，多余的第五个价电子很容易摆脱磷原子核的束缚

而成为自由电子，于是半导体中的自由电子数目大量增加，自由电子成为多数载流子，空穴则成为少数

载流子。P型半导体中掺入的杂质为硼或其他三价元素，硼原子在取代原晶体结构中的原子并构成共价键

时，将因缺少一个价电子而形成一个空穴，于是半导体中的空穴数目大量增加，空穴成为多数载流子，

而自由电子则成为少数载流子。

18、描述CMOS电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）

Latch-up 闩锁效应，又称寄生PNPN效应或可控硅整流器( SCR, Silicon Controlled Rectifier )效应

。在整体硅的CMOS管下，不同极性搀杂的区域间都会构成P-N结，而两个靠近的反方向的P-N结就构成了

一个双极型的晶体三极管。因此CMOS管的下面会构成多个三极管，这些三极管自身就可能构成一个电路

。这就是MOS管的寄生三极管效应。如果电路偶尔中出现了能够使三极管开通的条件，这个寄生的电路就

会极大的影响正常电路的运作，会使原本的MOS电路承受比正常工作大得多的电流，可能使电路迅速的烧

毁。Latch-up状态下器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

19、解释latch-up现象和Antenna effect和其预防措施.（科广试题）

20、什么叫Latchup? 闩锁效应，又称寄生PNPN效应或可控硅整流器( SCR, Silicon Controlled

Rectifier )效应。

21、什么叫短窄沟效应? （科广试题）

当JFET或MESFET沟道较短，<1um的情况下，这样的器件沟道内电场很高，载流子民饱合速度通过沟道，

因而器件的工作速度得以提高，载流子漂移速度，通常用分段来描述，认为电场小于某一临界电场时，

漂移速度与近似与电场强成正比，迁移率是常数，当电场高于临界时，速度饱和是常数。所以在短沟道

中，速度是饱和的，漏极电流方程也发生了变化，，这种由有况下饱和电流不是由于沟道夹断引起的而

是由于速度饱和。

窄沟道效应是由于沟道宽度方向边缘上表面耗尽区的侧向扩散，栅电极上的正电荷发出的电场线除大部

分终止于耗尽区外还终止于侧向扩散区，是阈值电压上升。

22、什么是NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是PNP、NPN？他们有什么差别？（仕兰微

面试题目）

23、硅栅COMS工艺中N阱中做的是P管还是N管，N阱的阱电位的连接有什么要求？（仕兰微面试题目）

24、画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特性。

（Infineon笔试试题）

25、以interver为例,写出N阱CMOS的process流程,并画出剖面图。（科广试题）

26、Please explain how we describe the resistance in semiconductor. Compare
the resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛笔试题

circuit design-beijing-03.11.09）

27、说明mos一半工作在什么区。（凹凸的题目和面试）

28、画p-bulk 的nmos截面图。（凹凸的题目和面试）

29、写schematic note（？）， 越多越好。（凹凸的题目和面试）

30、寄生效应在ic设计中怎样加以克服和利用。（未知）

31、太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公式推导太罗索，

除非面试出题的是个老学究。IC设计的话需要熟悉的软件: Cadence,
Synopsys, Avant，UNIX当然也要大概会操作。

32、unix 命令cp -r, rm,uname。（扬智电子笔试）

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单片机、MCU、计算机原理
1、简单描述一个单片机系统的主要组成模块，并说明各模块之间的数据流流向和控制流
流向。简述单片机应用系统的设计原则。（仕兰微面试题目）
2、画出8031与2716（2K*8ROM）的连线图，要求采用三-八译码器，8031的P2.5,P2.4和
P2.3参加译码，基本地址范围为3000H-3FFFH。该2716有没有重叠地址？根据是什么？若
有，则写出每片2716的重叠地址范围。（仕兰微面试题目）
3、用8051设计