微机原理与接口技术 周明德 第13章 IA-32微处理器.pdf
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1、第13章IA32微处理器13.1 IA-32处理器的功能结构13.1.1 80386的功能结构人民邮电出版社POSTS&TELECOM PRESS名家系列教学课件rMMUn分段部件/有效地址总线!32输入 加法器/乘/除硬件寄存器组有效地址总线保测护部检件桶形 移位器ALU译码和 定序描述符 寄存器界限和 属性PLA线 性 地 址 总 线32控制ROM一箧控制L控制/7/,/一7 7)内部控制总线指令 译码器1 11 1 1 1预取器/界 限校验器已译码1 11 11116字节指令队列11预取队列1!32 1L指令译码指令预取一分页部件加法器页高速缓 冲存储器控制和属性PLA总线控制二32HO
2、LD、INTR、NMI、ERROR、BUSY#、RESET.HLDABE0的BE3#Al A31M/IO#、D/C#、W/R#、LOCK、ADS#、NA#、BS16#、READY#DO D31请求 判优器上地址 驱动器流水线/总 线宽度控制MUX/收发器ALU总线32图13-1 803%的功能结构 人民邮电出版社BU I _I物理地址总线 代码获取/页表获取POSTS&TELECOM PRESS名家系列从8086到80386,处理器的功能有了质的飞跃。体现在以下几个方面。(1)从16位寄存器发展为32位寄存器。(2)地址寄存器也发展为32位。可寻址的地 址范围达到4GB,有了巨大的扩展。教学课
3、件人民邮电出版社POSTS&TELECOM PRESS(3)增加了保护方式。使处理器有了两种工作方式:实地址方式和保护虚地址方式。实地址方式与8086兼容;保护方式才是32位处理器能真正发挥其完整功能的工作方 式。教学课件人民邮电出版社POSTS&TELECOM PRESS(4)引入了多任务、任务切换的概念。(5)引入了四级特权机制,引入了调用门、陷阱门、中断门,使程序能在不同特权之 间切换。教学课件人民邮电出版社POSTS&TELECOM PRESS(6)引入了存储管理单元(MMU),使采用80386的操作系统能方便地实现请页机制(每页为4KB),从而实现了虚拟存储器管理。(7)增加了新指令
4、(主要是保护方式的指令)。教学课件人民邮电出版社POSTS&TELECOM PRESS13.1.2 80486的功能结构32DB分段部件分页部件微指令转换后援 缓冲器TLB描述符 寄存器界限和属性PLAI位移总线,32浮点部件控制ROM浮点寄 存器文件控制、保护 测试部件桶形 移位器寄存器 文件指令 译码指令通道物理 地址32DB32ABPCD PWTALU人民邮电出版社2物理 地址12832B指令队列 2x 16B时钟 产生器CLK CLKMUL STPCLK#预取器高速 缓存部件8KB高速缓存32地址驱动器A2 A31BE0#BE3#写缓冲器 4x80数据总线 收发器总线控制 请求定序器突
5、发控制宽度控制超高速 缓存控制奇偶校验的 生成与控制图13-2 80要6微处理器的功能结构DO D31ADS#7W/R#.D/C#、M/IO#、PCD、PWT、RDY#、INTR、NM【、LOCK#、TRDY#、HOLD.HLDABRDY#、BLAST#BS16#,BS8#KEN#、FLUSH#、AHOLD、EADS#、WB/WT#CACHE#INV、HITM#PCHK#DP0#DP3#POSTS&TELECOM PRESS名家系列为了进一步提高微处理器的执行性能,在内部结构上,对80486微处理器进行 了一些改进,这些改进主要包括:教学课件人民邮电出版社POSTS&TELECOM PRESS
6、(1)将80386处理器的指令译码和执行部件扩展成五级流水线,进一步增强了其并行处理能力,在五级流水线中最多可有五条 指令被同时执行,每级都能在一个时钟周期内执行一条指令,80486微处理器最快能够在每个CPU时钟周期内执行一条指令。教学课件人民邮电出版社POSTS&TELECOM PRESS(2)同时还增加一个8KB高速缓存,该高速缓存极大地提高了微处理器处理时的取指 性能,如果对存储器进行访问的指令或操 作数位于该高速缓存中,每个时钟周期内 执行指令的数量将多于5个。教学课件人民邮电出版社POSTS&TELECOM PRESS(3)另外,在80486中,首次将浮点处理部件X87 FPU集成
7、到微处理器内。(4)当然,总线接口部件也更加复杂,也增加了一些新的引脚、新的位和指令以支持 更加复杂、功能强大的系统(支持外部的 第二级高速缓存L2和多处理器系统)。教学课件人民邮电出版社POSTS&TELECOM PRESS简单指令 译码器D2指令译码器简单指令 译码器D1复杂指令 译码器DO驻留站RS自数件来整部人民邮电出旗社POSTS&TELECOM PRESS图13-3新型IA-32结构微处理器的功能结构名家系列13.2 IA32结构微处理器的指令系统的发展1.奔腾MMX引入的指令2.SSE指令3.SSE2才旨令教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列13.
8、3 IA-32结构微处理器的性能发展IA32结构提高处理速度的主要措施有:(1)改善芯片的制造工艺,提高芯片的工作 频率。(2)增加多级流水线结构,使其能在一个时钟周期中执行一条甚至多条指令。教学课件人民邮电出版社POSTS&TELECOM PRESS(3)增加芯片上的Cache,除了一级Cache外,还增加了二级Cache。增力口Cache的 容量和Cache的速度。(4)增加内部及外部数据通道的宽度。教学课件人民邮电出版社POSTS&TELECOM PRESS13.3.1 IA-32的流水线结构简介L流水线与并行执行技术图13-4 8086微处理器执行过程教学课件人民邮电出版社POSTS&
9、TELECOM PRESS名家系列人民邮电出版社POSTS&TELECOM PRESSPF图13-5整数流水线部件名家系列整数、浮点、MMX单元流水线共用处理阶段MMX单元流水线处理阶段浮点单元流水线处理阶段|整数单元流水线处理阶段图13-6浮点流水线及整数流水线结构 侬殄人民邮电出版社 双子k忏 之POSTS&TELECOM PRESS 名家系列表13-1 Pentium系列微处理器流水线各阶段部件基本功能阶段整数处理部件浮点处理部件MMX处理部件第一PF:从指令Cache或存储器中预取指令PF:同左PF:同左第二F:进行指令长度和指令前缀的译码F:同左F:同左第三D1:根据指令配对规则决定
10、指令去u/vD1:同左D1:同左第四D2:进行操作数存储地址的计算D2:同左D2:同左第五EX:进行ALU操作和访问数据CacheEX:读存储器与寄存器EX:确定执行的命令第六WB:修改处理器状态和完成执行XI:格式转换至浮点RMex:执行MMX指令,乘法(1)第七X2:进行浮点运算WM/M2:回写,乘法(2)第八WF:结果写至浮点RM3:乘法(3)的第三阶段第九ER:错误报告,改状态W/mul:乘法结果回写人民邮电出版社POSTS&TELECOM PRESS名家系列(a)Pentium处理器(75/90/100/120/133/150/166/200)(b)具有MMX技术的Pentium处理
11、器 注:il为指令1。图13-7微处理器流水线结构人民邮电出版社教学课件POSTS&TELECOM PRESS名家系列Port3Port4BTB0BTB1IFU0IFU1IFU2ID0ID1RATROB RdRSROB WbRRFPortOPort!人民邮电出版社POSTS&TELECOM PRESS图13-8第六代微处理器流水线教学课件名家系列2.推测执行技术推测执行技术(或称为预测执行技术)是为了充分发挥流水线与并行执行技术和 后面将要介绍的超顺序执行技术而采取的 一种先进的微处理器执行技术。教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列3,超顺序执行技术上述X86系
12、列第六代微处理器中出现的超顺序执行技术是一种新型的计算机执行 技术,这种技术突破传统的计算机顺序执 行过程,尽计算机各部件所能,最大限度 地利用计算机中各物理与逻辑资源,以最 快地执行指令。教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列13.3.2 Cache1.基本概念(1)Cache命中(2)Cache未命中(3)Cache的一致性教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列人民邮电出版社POSTS&TELECOM PRESS微处理器图13-9基本的ache模式名家系列2.Cache结构(1)旁视人民邮电出版社n图13-1儆 旁视高速缓存结构P
13、OSTS&TELECOM PRESS名家系列(2)通视r人民邮电出版社微处理器SRAMaCache控制器-7S-系统接口Tag RAM图13-11通视高速缓存结构POSTS&TELECOM PRESS名家系列(3)写通策略在写通策略中,微处理器将数据写至 Cache,然后,继续写到主存储器。特别需要强调的是:在Cache修改其 内容时,在数据写到主存储器之前写周期 并不停止。具有这种策略的Cache结构较简单,但写通性能将有所降低。教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列(4)回写策略回写策略决定了 Cache是如何处理一 个写周期的。在回写策略中,Cache具有缓
14、冲器作 用,也就是说,当微处理器启动一次写周 期时,Cache接收数据并终止该周期,然 后,在系统总线有效时由Cache系统再将 这些数据写回主存储器。教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列由于在Cache被修改后的稍后时间就 允许处理器继续执行它的任务,所以,这 种方法最大限度地提高了系统的性能。但这也增加了 Cache的复杂性和费用。教学课件人民邮电出版社POSTS&TELECOM PRESS3.高速缓存Cache的一致性协议现在的微处理器为支持Cache的一致 性提供了一些相关的功能,外部环境可以 动态地改变微处理器所采用的Cache策略。数据Cache遵循
15、MESI一致性协议,而 指令Cache则是该协议的子集。教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列13.4 IA-32结构微处理器的执行环境13.4.1 操作模式A保护模式A实地址模式系统管理模式(SSM)教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列13.4.2 基本执行环境概要A地址空间A基本程序执行寄存器 X87 FPU寄存器A MMX寄存器 XMM寄存器A堆栈(Stack)1 I/O 端 口人民邮电出版社教学课件POSTS&TELECOM PRESS名家系列A控制寄存器A存储管理寄存器A调试寄存器A存储类型范围寄存器(MTRRs)教学课件
16、人民邮电出版社POSTS&TELECOM PRESS2舞-1基本程序执行寄存器地址空间MMX寄存器八个64位 寄存器16bit|控制寄存器I 16片|状态寄存器I Mbits:Tag 寄存器0地址空间能是平面的或分段的。用物理地址扩展机制,能寻址(2%-1)物理地址空间。48bits48 bits口操作码寄存器(Ubits)二I FPU指令指针寄存器二I FPU数据(操作数)指针寄存器MMXSSE和SSE2寄存器八个128位 寄存器XMM寄存器I Tbit、1 MXCSR 寄存器图13-12 IA32座本执行环境人民邮电出版社POSTS&TELECOM PRESS名家系列13.4.3存储器组织
17、1.实地址方式存储器组织2.分段模式存储器结构3.平面存储模式人民邮电出版社POSTS&TELECOM PRESS教学课件名家系列平面模式 线性地址线性地 址空间实地址模式偏移逻辑I 二地出产选择;匚线性地址 空间分为 相等尺寸 的段人民邮电出版社POSTS&TELECOM PRESS当用平面或段模式时线 性地址空间能被分页图13-13三种存储管理模式名家系列操作模式和存储模式之间的关系如下。A保护模式A实地址模式教学课件人民邮电出版社POSTS&TELECOM PRESS通用寄存器031EAXEBXECXEDXESIEDIEBPESP31程序状态和控制寄存器01I EFLAGS31指令指针0
18、|EIP图13-14基本程序执行寄存器人民邮电出版社POSTS&TELECOM PRESS名家系列这些寄存器分组如下:A通用寄存器A段寄存器EFLAGS(程序状态和控制)寄存器A日P(指令指针)寄存器教学课件人民邮电出版社POSTS&TELECOM PRESS1.通用寄存器A逻辑和算术操作的操作数A用于地址计算的操作数A内存指针教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列以下是这些特殊使用的小结:A EAX操作数和结果数据的累加器。AEBX在DS段中数据的指针。ECX串和循环操作的计数器。AEDXI/O 指针。教学课件人民邮电出版社POSTS&TELECOM PRESS
19、AESI指向DS寄存器段中的数据指针、串 操作的源指针。AEDI指向ES寄存器段中的数据(目标)指针、串操作的目标指针。A ESP一堆栈指针(在SS段中)。A EBP一堆栈上数据指针(在SS段中)。教学课件人民邮电出版社POSTS&TELECOM PRESS通用寄存器16 15 8 7 031AHALBHBLCHCLDHDLBPSIDISP16 bit AXBXCXDX图13-15 808出展用寄存器32bit EAX EBX ECX EDX EBP ESIEDI ESP人民邮电出版社POSTS&TELECOM PRESS名家系列2.段寄存器程序的线性 地址空间段寄存器从地址0 开始的多 至4
20、GB的 重叠的段在每一个段寄存器中的 段选择子指向线性地址 空间中的一个重叠的段图13-16平面存储模式出段寄存器的使用 人民邮电出版社POSTS&TELECOM PRESS名家系列人民邮电出版社图13-17在多段存储模式中的段寄存器POSTS&TELECOM PRESS名家系列3.EFLAGS寄存器31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 00000000000DIVI PVIFA CVR F0NTI O P LO FDFIFTFSFZF0A F0PF0XID标志(I
21、D)X虚拟中断挂起(VIP)X虚拟中断标志(VIF)X对齐核查(AC)X虚拟8086方式(VM)X恢复标志(RF)X嵌套任务(NT)XI/O特权级(IOPL)s溢出标志(OF)c方向标志(DF)c中断允许标志(IF)c追踪标志(TF)s符号标志(SF)s零标志(ZF)s辅助进位标志(AF)s奇偶标志(PF)s进位标志(CF)s指示一状态标志c指示一控制标志X指示一系统标志保留位,不要使用 始终设置为以前所读的值人民邮电出版社图13-1于EFL诙6寄存器POSTS&TELECOM PRESS名家系列(1)状态标志(2)控制标志(3)系统标志和IOPL字段教学课件人民邮电出版社POSTS&TELE
22、COM PRESS4.指令指针指令指针(日P)寄存器包含下一条要 执行的指令在当前码段中的偏移。教学课件人民邮电出版社POSTS&TELECOM PRESS113.4.5 X87 FPU结构7978 64 630标记字段R7符号阶位有效位R6R5R4R3R2RlRO11 111504710 0控制寄存器FPU指令指针状态寄存器FPU操作数指针标记字寄存器操作码人民邮电出版社POSTS&TELECOM PRESS图13-19 x87鬲成行环境4畛 匕家系列1.数据寄存器2.标记字寄存器15 0TAG(7)TAG(6)TAG(5)TAG(4)TAG(3)TAG(2)TAG(l)TAG(O)图13-
23、20 FPU标记字寄存器教学课件人民邮电出版社POSTS&TELECOM PRESS3.状态字寄存器15 14 1312 11 10 9876 54321 0BC3TOPC2ClCOESSFPEUEOEZEDEIE图13-21 FPU状态字寄存器教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列FPU异常情况表 13-2异 常原 因默认动作(若异常 被屏敝)无效操作处理信号NaN(即Not a Number非数值、非 支持的格式、不确定的形式等)或堆栈上溢/下溢(SF也被置位)结果是一个静态的 NaN,整数未定义 或BCD的未定义非格式化的操 作数最少有一个操作数非格式化,即
24、具有除非零 有效位外的最小指数继续正常处理零除数除数为0,被除数为无穷大(非0数字)结果为8上溢对特定格式结果值太大结果为最大有限值 或8下溢真结果位非0,按特定格式表示大小,如果 下溢异常被屏蔽,非规格化使精度下降结果为非规格化的 或。非精确的结果(精度)真结果不能按特定格式精确表不(如 1/3);结果根据舍入方式舍入继续正常处理教学课件人民邮电出版社POSTS&TELECOM PRESS名家系列4.指令与数据指示字寄存器3116 15(0保留 1控制字保留状态字4保留|标记字8IP偏移_C00000 1 操作码 1 _LCS选择子10数据操作数偏移14保留 操作数选择子18(a)映射到存储
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