eda使用VHDL设计交通信号灯.doc
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1、 四 川 机 电 职 业 技 术 学 院 实 训 报 告实训名称: 十字路口交通灯控制器 实训班级: 高14电子6班 学生姓名: 杜超 指导教师: 张 国 勤 实训时间: 2016年6月20日 至 2016年7月1日 目 录一、 安全教育3二、 实验项目4总 结15一、 安全教育为了实习的顺利完成,确保人身,设备安全,并同时培养学生严谨、踏实,求实的科学作风以及爱护国家财产的优良品质,制定本实习守则。一 实习前应进行充分预习,认真阅读实习指导书,明确实习任务要求,掌握实习原理,拟定好实习方案,教师应对预习情况进行检查。二 进入实习室衣着整洁,穿戴好劳保用品,保持安静,严禁喧哗吸烟、吃零食、随地
2、吐痰、保持良好的卫生环境。三 使用仪器设备前,应清点实习用品,熟悉其性能及操作方法,使用时严格守操作规程。四 实习过程中,注意实习安全,避免造成人身,设备事故。非实习课所用仪器不得擅自动用。五 应以严肃科学的态度进行实训,注意观察现象,认真记录实习的数据,遵守实习结果。六 实习过程中若发生事故,应主动写事故分析报告,总结实习,吸取教训。七 实习器材在实习中若有损坏,丢失,按照仪器设备损坏,遗失赔偿制度进行。八 实习结束后,要做好实习登记,并经老师签字认可。九 离开实习室前,应整理好仪器设备,断开电源,并做好实习室卫生后方可离开。 十 实习完成后,应按要求认真填写实习报告,独立完成并按时上交。二
3、、 实验项目项目 十字路口交通灯控制器一实训目的1.熟练使用Quartus 软件采用原理图与VHDL文本输入相结合的方法自顶向下模块化设计数字电路2.能使用Quartus 软件将VHDL程序生成可供原理图调用的元件3.能使用Quartus 软件对设计中多个设计文件进行单独综合、仿真、调试4.了解有限状态机的概念及一般结构5.了解有限状态机的作用及优点6.熟悉使用VHDL语言设计状态机二. 所需仪器及设备 计算机与Quartus 工具软件、PLD实验箱。三. 实训原理 交通灯的工作原理: 整个系统采用自顶层向下的模块设计方法,将系统划分为Moore状态机,数码管动态扫描,数码管译码三个模块,首先
4、用VHDL编写个模块,然后用顶层原理图将各功能模块接起来。确定状态数量,状态转移条件和各状态输出信号的赋值。状态机是一种具有指定数目的状态概念机,他在某个指定的时刻仅处于一个状态,状态的改变是对输入事件的响应。状态机的基本要素有3个:状态,输入条件和输出。交通灯的原理图如下: 图1.1 示意图图1.2 交通灯控制器的硬件连接图图1.3 系统总体结构图图1.4 交通灯状态转换图表1.1 状态表主干道支干道状态红黄绿红黄绿001100S0010100S1100001S2100010S3 交通灯的程序如下:1.数码管动态扫描LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A
5、LL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ds IS PORT( CLK_SCAN:IN STD_LOGIC; tl_nb:IN STD_LOGIC_VECTOR(3 DOWNTO 0); th_nb:IN STD_LOGIC_VECTOR(3 DOWNTO 0); tl_dx:IN STD_LOGIC_VECTOR(3 DOWNTO 0); th_dx:IN STD_LOGIC_VECTOR(3 DOWNTO 0); COUNT_OUT:OUT STD_LOGIC_VECTOR(3 DOWNT
6、O 0); SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END ds;ARCHITECTURE behav OF ds ISSIGNAL SEL_BIT: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN PROCESS(CLK_SCAN) Begin IF CLK_SCANEVENT AND CLK_SCAN=1THEN IF SEL_BIT=011THEN SEL_BIT=000; ELSE SEL_BIT=SEL_BIT+1; END IF; END IF; END PROCESS; WITH SEL_BIT SELECT COUNT_O
7、UT=th_nb WHEN011,tl_nb WHEN010,th_dx WHEN001,tl_dx WHEN000, 0000WHEN OTHERS; SEL=SEL_BIT;END behav;图1.5 数码管动态扫描仿真图2,Moore状态机LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;USE IEEE.Std_Logic_Arith.ALL;USE IEEE.Std_Logic_Unsigned.ALL;ENTITY jtd_moore IS PORT(clk:in Std_Logic; rst:in Std_Logic; tl_nb,th_nb,t
8、l_dx,th_dx:out integer range 0 to 9; led:out Std_Logic_Vector(5 downto 0);END ENTITY;ARCHITECTURE behav OF jtd_moore IS type state_type IS(S0,S1,S2,S3); signal state:state_type:=S0; signal flag1,flag2:Std_Logic:=0; signal A,B:integer range 0 to 34;BEGINp1:PROCESS(rst,clk) BEGIN IF rst=0THEN state=S0
9、; flag1=0; flag2IF flag1=0THEN A =29; B=34; flag1=1; flag2=1; ELSE IF A=1 THEN A=0; B=5; state=S1; flag1=0; ELSE A=A-1; B IF flag1=0THEN A=4; B=4; flag1=1; flag2=1; ELSE IF A=1 THEN A=0; B=0; state=S2; flag2=0; ELSE A=A-1; B IF flag2=0THEN A=24; B=19; flag1=1; flag2=1; ELSE IF B=1 THEN B=0; A=5; sta
10、te=S3; flag2=0; ELSE B=B-1; A IF flag2=0THEN A=4; B=4; flag1=1; flag2=1; ELSE IF B=1 THEN A=0; B=0; state=S0; flag1=0; ELSE A=A-1; Bledledledled=100010; END CASE; END PROCESS p2; th_nb=A/10; tl_nb=A rem 10; th_dx=B/10; tl_dx=B rem 10; END behav;图1.6 Moore状态机仿真图3.数码管显示LIBRARY IEEE;USE IEEE.Std_Logic_
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