Zynq7000可编程逻辑资源PL资料.pptx
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1、Xilinx All ProgrammableZynq-7000 SoC设计指南2 可编程逻辑资源内容包括内容包括 可编程逻辑资源概述、可编程逻辑资源功能两个部分。在可编程逻辑资源概述、可编程逻辑资源功能两个部分。在可编程逻辑资源功能部分,详细的介绍了可编程逻辑资源功能部分,详细的介绍了CLB和和LUT、时钟管、时钟管理单元、块存储器、数字信号处理单元、输入和输出、低功耗理单元、块存储器、数字信号处理单元、输入和输出、低功耗串行收发器、串行收发器、PCI-E模块、模块、XADC模块和配置等内容。模块和配置等内容。3 Zynq-7000 Zynq-7000系列的全可编程平台在单个器件内,集成了系
2、列的全可编程平台在单个器件内,集成了功能丰富的基于双核功能丰富的基于双核ARM Cortex-A9ARM Cortex-A9处理器的处理器系处理器的处理器系统统PSPS和和XiinxXiinx可编程逻辑可编程逻辑PLPL。lZynq-7000 EPP系列中的每个器件包含相同的系列中的每个器件包含相同的PS,然而每个器,然而每个器件内的件内的PL和和I/O资源有所不同。资源有所不同。u两个较小两个较小EPP器件(器件(Z-7010和和Z-7020)的)的PL基于基于Artix-7 FPGA逻辑。逻辑。u两个较大两个较大EPP器件(器件(Z-7030和和Z-7045)的)的PL基于基于Kintex
3、-7 FPGA逻辑。逻辑。可编程逻辑资源4通过使用多个接口和超过通过使用多个接口和超过30003000个连接的其它信号,个连接的其它信号,PSPS和和PLPL可以紧密或者松散的耦合在一起。可以紧密或者松散的耦合在一起。这使得设计者能高效地将这使得设计者能高效地将PL内用户创建的硬件加速器和其它内用户创建的硬件加速器和其它的功能进行集成。的功能进行集成。u它们可以被处理器访问。它们可以被处理器访问。u它们也可以访问它们也可以访问PS内的存储器资源。内的存储器资源。可编程逻辑资源5ZynqZynq系统总是最先启动系统总是最先启动PSPS内的处理器,这样允许使用内的处理器,这样允许使用基于软件中心的
4、方法对基于软件中心的方法对PLPL进行配置。进行配置。l对对PL的配置作为系统启动的一部分,或者在将来的某个时间的配置作为系统启动的一部分,或者在将来的某个时间点上对其进行配置。点上对其进行配置。lPL可以全部地重新配置或者在使用的时候部分动态地重新配可以全部地重新配置或者在使用的时候部分动态地重新配置(置(Partial Reconfiguration,PR)。)。uPR允许只配置允许只配置PL的一部分。的一部分。这使得可以选择对设计进行修改,比如:这使得可以选择对设计进行修改,比如:更新系数或者在必要的时候,替换算法来实现时分复用更新系数或者在必要的时候,替换算法来实现时分复用PL资源。后
5、者资源。后者类似于动态地加载和卸载软件模块。类似于动态地加载和卸载软件模块。PL的配置数据称为比特流。的配置数据称为比特流。可编程逻辑资源6 PL PL有一个和有一个和PSPS分开的供电域分开的供电域l 这使能用户通过将这使能用户通过将PL断电来降低功耗。在这个模式下,断电来降低功耗。在这个模式下,PL无无静态和动态功耗。这样,显著地降低了器件的功耗。静态和动态功耗。这样,显著地降低了器件的功耗。l当不使用这个模式时,必须重配置当不使用这个模式时,必须重配置PL。l用户需要考虑在特殊应用场合下,重新配置用户需要考虑在特殊应用场合下,重新配置PL的时间,这个的时间,这个时间根据比特流的大小而有所
6、不同。时间根据比特流的大小而有所不同。可编程逻辑资源7PLPL提供了用户可配置的丰富的结构能力。关键特性包括:提供了用户可配置的丰富的结构能力。关键特性包括:l可配置的逻辑块(可配置的逻辑块(CLB)u6输入查找表。输入查找表。uLUT内的存储器能力。内的存储器能力。u寄存器和移位寄存器功能。寄存器和移位寄存器功能。u级联的加法器。级联的加法器。l36Kb块块RAMu双端口。双端口。u最大最大72位宽度。位宽度。u可配置为双可配置为双18Kb。u可编程的可编程的FIFO逻辑。逻辑。u内建的纠错电路。内建的纠错电路。可编程逻辑资源8l数字信号处理数字信号处理-DSP48E1 Sliceu2518
7、二进制补码乘法器二进制补码乘法器/加法器高分辨率(加法器高分辨率(48位)信号处理器。位)信号处理器。u节约功耗的节约功耗的25位预加法器,用于优化对称的滤波器应用。位预加法器,用于优化对称的滤波器应用。u高级属性:可选的流水线、可选的高级属性:可选的流水线、可选的ALU和用于级联的专用总线。和用于级联的专用总线。l时钟管理时钟管理u用于低抖动时钟分配的高速缓冲区和布线。用于低抖动时钟分配的高速缓冲区和布线。u频率合成和相位移动。频率合成和相位移动。u低抖动时钟生成功能和抖动过滤。低抖动时钟生成功能和抖动过滤。可编程逻辑资源9l可配置的可配置的I/Ou高性能高性能SelectIO技术。技术。u
8、集成在封装内的高频去耦合电容,用于扩展的信号完整性。集成在封装内的高频去耦合电容,用于扩展的信号完整性。u数控阻抗,能在三态下用于最低功耗,高速数控阻抗,能在三态下用于最低功耗,高速I/O操作。操作。u大范围(大范围(HR)I/O支持支持1.2V3.3V。u高性能(高性能(HP)I/O支持支持1.2V1.8V。l低功耗串行收发器低功耗串行收发器u高性能收发器最大能到达高性能收发器最大能到达12.5Gb/s(GTX)。)。u用于芯片用于芯片-芯片接口的低功耗模式优化。芯片接口的低功耗模式优化。u高级的预发送、后加重,以及接收器线性高级的预发送、后加重,以及接收器线性CTLE,以及判决反馈均衡,以
9、及判决反馈均衡(Decision Feedback Equalization,DFE),包括用于额外余量的自适),包括用于额外余量的自适应均衡。应均衡。可编程逻辑资源10lXADC(模拟(模拟-数字转换器)数字转换器)u双双12比特比特1Msps模拟模拟-数字转换器(数字转换器(ADC)。)。u最大最大17个灵活和用户可配置模拟输入。个灵活和用户可配置模拟输入。u片上或者外部参考选择。片上或者外部参考选择。u片上温度(片上温度(4最大误差)和供电(最大误差)和供电(1%最大误差)传感器。最大误差)传感器。u连续连续JTAG访问访问ADC测量。测量。可编程逻辑资源11可编程逻辑资源-可编程逻辑资
10、源功能 可编程逻辑资源功能主要包括:lCLBl时钟管理时钟管理lBRAMlDSP Slicel输入输入/输出输出l串行收发器串行收发器lPCI-E模块模块lXADCl配置配置12 可编程逻辑资源-可编程逻辑资源功能CLB,Slice和和LUTlZynq-7000内的内的LUT可以配置为一个带有可以配置为一个带有1个输出的个输出的6输入输入LUT(64位位ROM)或者带有独立输出和公共地址)或者带有独立输出和公共地址/逻辑输逻辑输入的两个入的两个5输入输入LUT(32位位ROM)。)。l每个每个LUT的输出能选择使用触发器进行寄存。的输出能选择使用触发器进行寄存。l一个一个Slice由由4个这样
11、的个这样的LUT、8个触发器、多路复用器和算个触发器、多路复用器和算术进位逻辑构成。术进位逻辑构成。l两个两个Slice构成一个构成一个CLB。l每个每个LUT的一个触发器可以选择配置为锁存器。的一个触发器可以选择配置为锁存器。13l所有所有Slice中间中间25-50%也使用也使用LUT作为分布式的作为分布式的64位位RAM或或者者32位移位寄存器(位移位寄存器(SRL32)或者两个)或者两个SRL16。l现代综合工具利用了这些高性能逻辑、算术和存储器特性。现代综合工具利用了这些高性能逻辑、算术和存储器特性。lZynq-7000内的内的LUT可以配置为一个带有可以配置为一个带有1个输出的个输
12、出的6输入输入LUT(64位位ROM)或者带有独立输出和公共地址)或者带有独立输出和公共地址/逻辑输入逻辑输入的两个的两个5输入输入LUT(32位位ROM)。)。l每个每个LUT的输出能使用触发器进行寄存。一个的输出能使用触发器进行寄存。一个Slice由由4个这个这样的样的LUT、8个触发器、多路复用器和算术进位逻辑构成。个触发器、多路复用器和算术进位逻辑构成。l两个两个Slice构成一个构成一个CLB。每个。每个LUT的一个触发器可以选择配的一个触发器可以选择配置为锁存器。置为锁存器。可编程逻辑资源-可编程逻辑资源功能14混合模式时钟管理器和相位锁相环混合模式时钟管理器(Mixed-mode
13、 clock manager,MMCM)和相位锁相环(Phase Lock Loop,PLL)共享很多特性。可编程逻辑资源功能-时钟管理l它们都能作为一个频率合成器,用于宽范围的频率和输入它们都能作为一个频率合成器,用于宽范围的频率和输入时钟的抖动过滤器。时钟的抖动过滤器。l这些元件的中心是一个压控振荡器(这些元件的中心是一个压控振荡器(Voltage Controlled Oscillator,VCO),来自相位检测器(),来自相位检测器(PFD)的电压送到)的电压送到VCO,根据计算,升高或者降低,根据计算,升高或者降低VCO输出频率。输出频率。15lMMCM有三组可编程的频率分频器:有三
14、组可编程的频率分频器:D,M和和O。u预分频器预分频器D(通过配置或者之后通过动态配置端口(通过配置或者之后通过动态配置端口(Dynamic Configuration Port,DRP)编程),降低了输入频率。然后,将其)编程),降低了输入频率。然后,将其送到传统送到传统PLL相位相位/频率比较器的一个输入。频率比较器的一个输入。u反馈分频器反馈分频器M(通过配置或者之后通过(通过配置或者之后通过DRP编程),作为一个乘法编程),作为一个乘法器。这是由于在送到相位比较器的其它输入之前,将器。这是由于在送到相位比较器的其它输入之前,将VCO的输出频的输出频率进行分频。必须合理地选择率进行分频。
15、必须合理地选择D和和M的值,以确保的值,以确保VCO工作在它指工作在它指定的频率范围内。定的频率范围内。可编程逻辑资源功能-时钟管理16lVCO有有8个等间距的输出相位(个等间距的输出相位(0,45,90,135,180,225,270 和和315)。)。u每个都可以被选择驱动一个输出分频器(每个都可以被选择驱动一个输出分频器(6个用于个用于PLL,O0-O5;7个个用于用于MMCM,O0-O6)。通过配置,可以对每一个进行编程实现)。通过配置,可以对每一个进行编程实现1-128内的分频。内的分频。l MMCM和和PLL有三个输入抖动过滤选项:有三个输入抖动过滤选项:u低带宽模式有最好的抖动衰
16、减。低带宽模式有最好的抖动衰减。u高带宽模式有最好的相位偏移。高带宽模式有最好的相位偏移。u优化模式允许工具找到最好的设置。优化模式允许工具找到最好的设置。可编程逻辑资源功能-时钟管理17 MMCM额外的可编程特性额外的可编程特性 MMCM在反馈路径(作为乘法器)或者输出路径上有一个小在反馈路径(作为乘法器)或者输出路径上有一个小数计数器。小数计数器允许非整数的数计数器。小数计数器允许非整数的1/8递增。因此,增加了合成递增。因此,增加了合成频率的能力。频率的能力。根据根据VCO的频率,的频率,MMCM也能提供较小增量的固定相位移动也能提供较小增量的固定相位移动或者动态相位移动。比如:在或者动
17、态相位移动。比如:在1600MHz频率下,相位移动的时序频率下,相位移动的时序递增是递增是11.2ps。可编程逻辑资源功能-时钟管理18 时钟分配时钟分配 每个每个Zynq-7000 EPP器件提供了器件提供了6个不同类型的时钟线(个不同类型的时钟线(BUFG,BUFR,BUFIO,BUFH,BUFMR和高性能时钟),用来解决不和高性能时钟),用来解决不同的时钟要求。包括:高扇出、短传播延迟和极低的抖动。同的时钟要求。包括:高扇出、短传播延迟和极低的抖动。可编程逻辑资源功能-时钟管理19全局时钟线全局时钟线l在在Zynq-7000 EPP器件中,器件中,32个全局时钟线提供了最高的扇个全局时钟
18、线提供了最高的扇出。它能到达每个触发器的时钟、时钟使能和置位出。它能到达每个触发器的时钟、时钟使能和置位/复位,复位,以及数量众多的逻辑输入。以及数量众多的逻辑输入。l在任何时钟域内,有在任何时钟域内,有12个全局时钟线,可以通过水平时钟缓个全局时钟线,可以通过水平时钟缓冲区(冲区(BUFH)驱动。可以单独使能)驱动。可以单独使能/禁止每个禁止每个BUFH,这样,这样允许关闭时钟域内的时钟。因此,为时钟域的功耗提供了更允许关闭时钟域内的时钟。因此,为时钟域的功耗提供了更好的颗粒度控制。好的颗粒度控制。可编程逻辑资源功能-时钟管理20l全局时钟线可以通过全局时钟缓冲区驱动,该缓冲区能执全局时钟线
19、可以通过全局时钟缓冲区驱动,该缓冲区能执行无毛刺的时钟复用和时钟使能功能。通常由行无毛刺的时钟复用和时钟使能功能。通常由CMT驱动全驱动全局时钟,它能彻底的消除基本时钟分配延迟。局时钟,它能彻底的消除基本时钟分配延迟。可编程逻辑资源功能-时钟管理21 区域时钟区域时钟 区域时钟能驱动它所在区域内的所有时钟。区域时钟能驱动它所在区域内的所有时钟。注:一个区域定义为任何一个区域,这个区域有注:一个区域定义为任何一个区域,这个区域有50个个I/O,以,以及及50 个个CLB高及一半的器件宽度。高及一半的器件宽度。Zynq-7000 EPP器件有器件有824个区域。在每个区域有个区域。在每个区域有4个
20、区域时个区域时钟跟踪。每个区域时钟缓冲区可以由钟跟踪。每个区域时钟缓冲区可以由4个时钟功能输入引脚中的个时钟功能输入引脚中的一个驱动,可选择从一个驱动,可选择从1-8中的任何一个整数对该时钟分频。中的任何一个整数对该时钟分频。可编程逻辑资源功能-时钟管理22 I/O时钟时钟 I/O时钟特别的快,用于一些时钟特别的快,用于一些I/O逻辑和串行化器逻辑和串行化器/解串行化器解串行化器(SerDes)电路。)电路。Zynq-7000全可编程平台提供了来自全可编程平台提供了来自MMCM到到I/O的直接连接。的直接连接。这些连接主要用于低抖动,高性能的接口。这些连接主要用于低抖动,高性能的接口。可编程逻
21、辑资源功能-时钟管理23每个每个Zynq-7000有有60465个双端口个双端口BRAM,每个容量为,每个容量为36Kb。每个。每个BRAM有两个独立的端口。有两个独立的端口。可编程逻辑资源功能-块存储器24同步操作 每个存储器的读或者写访问由时钟控制。将所有的输入、数据、每个存储器的读或者写访问由时钟控制。将所有的输入、数据、地址、时钟使能和写使能进行寄存。总是由时钟驱动输入地址。地址、时钟使能和写使能进行寄存。总是由时钟驱动输入地址。并且,一直保持数据,直到下一个操作。一个可选的输出数据并且,一直保持数据,直到下一个操作。一个可选的输出数据流水线寄存器,该寄存器通过一个额外时钟周期的延迟,
22、以允许流水线寄存器,该寄存器通过一个额外时钟周期的延迟,以允许较高速的时钟。较高速的时钟。在写操作期间,数据的输出为前面所保存的数据,或者是新写在写操作期间,数据的输出为前面所保存的数据,或者是新写入的数据,或者保持不变。入的数据,或者保持不变。可编程逻辑资源功能-块存储器25 可编程数据宽度 每个端口可以配置为每个端口可以配置为32K1、16K2、8K4、4K9(或者(或者8)、)、2K18(或者(或者16)、)、1K36(或者(或者32)、或者)、或者51272(或者(或者64)。)。两个端口可以有不同的宽度,并且没有任何限制。两个端口可以有不同的宽度,并且没有任何限制。每个每个BRAM能
23、分割为两个完全独立的能分割为两个完全独立的18Kb BRAM。每个。每个BRAM能配置成任何长宽比,范围从能配置成任何长宽比,范围从16K1到到51236。前面描述的。前面描述的用于用于36Kb的的BRAM的所有内容也可以应用到每个较小的的所有内容也可以应用到每个较小的18Kb BRAM。可编程逻辑资源功能-块存储器26 只有在简单双端口(只有在简单双端口(Simple Dual-Port,SDP)模式下,)模式下,数据宽度大于数据宽度大于18比特(比特(18Kb RAM)或者)或者36比特(比特(36Kb RAM)才能访问。)才能访问。在这种模式下,一个端口专门用于读操作,另一个端口用于在这
24、种模式下,一个端口专门用于读操作,另一个端口用于写操作。在写操作。在SDP模式下,一侧(读或者写)是可以变化的,而另模式下,一侧(读或者写)是可以变化的,而另一侧被固定为一侧被固定为32/36位或者位或者64/72位。位。可编程逻辑资源功能-块存储器27双端口双端口36Kb RAM的所有两侧,其宽度都是可变的。的所有两侧,其宽度都是可变的。可以将两个相邻的可以将两个相邻的36Kb BRAM配置为一个配置为一个64Kx1双端口双端口RAM。并且,不需要任何额外的逻辑。并且,不需要任何额外的逻辑。可编程逻辑资源功能-块存储器28 错误检测和纠错 每个每个64位宽度的位宽度的BRAM都能产生、保存和
25、利用都能产生、保存和利用8个额外的海个额外的海明码比特。并且,在读操作过程中执行单个比特为错误的纠错和明码比特。并且,在读操作过程中执行单个比特为错误的纠错和两个比特位的检错(两个比特位的检错(ECC)。当写到外部)。当写到外部64-72位宽度的存储器位宽度的存储器或者从或者从64-72位外部存储器读时,也能使用位外部存储器读时,也能使用ECC逻辑。逻辑。可编程逻辑资源功能-块存储器29 FIFO控制器 内建的内建的FIFO控制器用于单时钟(同步)或者双时钟(异步控制器用于单时钟(同步)或者双时钟(异步或者多率)操作,递增内部的地址和提供或者多率)操作,递增内部的地址和提供4个握手信号。这些握
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