半导体集成电路原理与设计—第五章.pptx
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1、 ECL ECL电路结构:电路结构:电路结构:电路结构:输入级,输入级,同时实现或同时实现或/或非逻辑功能,为非或非逻辑功能,为非饱和型电路。饱和型电路。基准电源基准电源-为为T4管管提供参考电压提供参考电压VBB。输出级,输出级,解决输解决输入与输出电平匹入与输出电平匹配问题。配问题。实现或实现或/或非功能或非功能 ECL ECL电路工作原理(输入低电平):电路工作原理(输入低电平):电路工作原理(输入低电平):电路工作原理(输入低电平):-0.59V-1.29V-1.99V输入全为输入全为-1.75V(0)全部截止全部截止-0.98V0V使输入管导通必须满足发使输入管导通必须满足发射极电位
2、高于射极电位高于-1.99V,输入输入为低电平为低电平-1.75V时时,输入管输入管发射极得到电位为发射极得到电位为-2.45V,所以输入管截止所以输入管截止.ECL ECL电路工作原理(输入高电平)电路工作原理(输入高电平)电路工作原理(输入高电平)电路工作原理(输入高电平):-0.59V-1.29V-1.99V任一输入为任一输入为-0.924V(1)-0.98V0V使输入管导通必须满足发使输入管导通必须满足发射极电位高于射极电位高于-1.99V,输入输入为低电平为低电平-1.75V时时,输入管输入管发射极得到电位为发射极得到电位为-1.624V,所以输入管导通所以输入管导通.射极输出器作用
3、射极输出器作用射极输出器作用射极输出器作用1、进行电平位移:、进行电平位移:VC1、VC2输出电平比标准电平高,所以需要电平位移。输出电平比标准电平高,所以需要电平位移。由于射极输出晶体管由于射极输出晶体管VBE为为0.7V,同时,同时RC1、RC2为输出管提供基流为输出管提供基流引起压降,使输出电位引起压降,使输出电位达到达到ECL标准电平。标准电平。2、提高负载能力、扩大逻辑功能。、提高负载能力、扩大逻辑功能。输出阻抗输出阻抗7欧欧姆左右,带载姆左右,带载能力很强。能力很强。射极开路输出,射极开路输出,可驱动传输线。可驱动传输线。参考电压源参考电压源参考电压源参考电压源要求:具有高的稳定性
4、。要求:具有高的稳定性。数值:高低电平中心,使高低电平的噪声容限基本相等。数值:高低电平中心,使高低电平的噪声容限基本相等。温漂:温度升高时,引起温漂:温度升高时,引起VBE6下降,则下降,则VBB升高,此时升高,此时D1、D2结压降也降低,使结压降也降低,使VBB 降低。降低。ECL ECL电路电压传输特性电路电压传输特性电路电压传输特性电路电压传输特性 由于由于ECL电路有或和或非两种逻辑状态,所以电压传输特性曲线电路有或和或非两种逻辑状态,所以电压传输特性曲线有两条,一条对应于有两条,一条对应于“或或”输出与输入间电压关系,一条对应于输出与输入间电压关系,一条对应于“或或非非”输出与输入
5、之间的电压关系。输出与输入之间的电压关系。1 1区:区:区:区:输入电压在输输入电压在输入低电平的最小值入低电平的最小值VILmin和最大值和最大值VILmax之间变化时,定偏管之间变化时,定偏管T2导通,输入管导通,输入管T1截截止。此时或输出端保止。此时或输出端保持低电平持低电平VOL不变,不变,而此时或非输出端维而此时或非输出端维持高电平持高电平VOH。2 2区:区:区:区:定偏管和输入管同时导通,但它们的导通状况不同。当输入电压定偏管和输入管同时导通,但它们的导通状况不同。当输入电压高于高于VILmax且低于参考电压且低于参考电压VBB时,时,T2管开始导通,而输入管管开始导通,而输入
6、管T1倾向于截倾向于截止,因此或端的输出电平要低于或非端的输出电平;当输入电压高于止,因此或端的输出电平要低于或非端的输出电平;当输入电压高于VBB并低于并低于VIHmin(输入高电平的最小值)时,(输入高电平的最小值)时,T2管开始截止,而输入管管开始截止,而输入管T1导通,此时或输出端电平要高于或非端输出电平。输入电平从导通,此时或输出端电平要高于或非端输出电平。输入电平从VILmax增加到增加到VIHmin时,输出电平发生转换,即或非输出由原来的高电平输出时,输出电平发生转换,即或非输出由原来的高电平输出转换为低电平输出,而或输出端由低电平输出翻转为高电平输出。转换为低电平输出,而或输出
7、端由低电平输出翻转为高电平输出。3 3区:区:区:区:输入电压高于输入电压高于VIHmax时,此时时,此时T1管将完全导通而管将完全导通而T2管处于完全截管处于完全截止的状态。随着输入电平的进一步升高,由于止的状态。随着输入电平的进一步升高,由于T2管的截止,或输出端始管的截止,或输出端始终维持在高电平;但或非输出端情况要复杂一些,从图中可以看出特性终维持在高电平;但或非输出端情况要复杂一些,从图中可以看出特性曲线继续向下倾斜。主要原因如下:在晶体管工作过程中,其线性区到曲线继续向下倾斜。主要原因如下:在晶体管工作过程中,其线性区到饱和区过度所引起的饱和区过度所引起的VBE变化非常小,只有变化
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- 半导体 集成电路 原理 设计 第五
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