级计算机组成原理本科期末试题A带答案.doc

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总分
一
二
三
四
五
六
七

……………○……………密……………○……………封……………○…………线………………………………
学　院

班　级

学　号

姓　名

东北大学考试试卷( A卷)
　　　　　　　　 — 　年第　1　学期
课程名称: 计算机组成原理
二、 ( 10分) 判断题( 在每小题后的括号内答”对”或”错”。每小题1分)
一、 ( 10分) 填空题( 答案请勿直接写在每小题的括号里, 请答在该小题下面空白处。每个空1分)
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1． 在取指令操作完成后, 程序计数器PC中存放的是下一条实际执行的指令的地址。( 错 )
2． Cache-主存-辅存的三级存储系统中, CPU能够直接访问的只有Cache。( 错 )
3． 不一定每条指令的第一个机器周期都是取指令机器周期。( 错 )
4． 在I/O独立编址的情况下, 一个具体的地址既可能对应内存单元, 也可能对应外设端口。( 对 )
5． 一个16K×32 bit的SRAM芯片, 除了电源和接地端外, 其引出线至少应该有48条。( 对 )
6． 中断响应时保护断点( PC内容) 是经过执行压栈指令完成的。( 错 )
7． 在多级存储体系中, 虚拟存储器的主要功能是扩大外存的容量。( 错 )
8． RISC计算机中采用硬布线控制器。( 对 )
9． 双端口存储器之因此能高速读写, 是因为采用了两套相互独立的读写端口。( 对 )
10． 浮点运算部件是由两个松散连接的定点运算部件即阶码部件和尾数部件构成的, 其中的尾数部件只能完成加减运算。( 错 )

1． 为130种状态编码至少需要( ) 个二进制位。

8
2．CPU的主要功能有指令控制、 操作控制、 ( ) 和数据加工处理等四个方面。

时序控制
3．在4模块 ( M0~M3) 低位交叉的主存系统中, 若CPU访问主存的地址码
是136AH, 则访问的模块是( ) 。

M2
4．半导体动态存储器的刷新方式一般有集中刷新、 分散刷新和( ) 三种方式。

异步刷新
5．某计算机的字长为16位, 数据采用单符号位补码定点整数表示, 则该机所能表示的最大正整数是 ( ) 。

215－1 或直接=32767
6．CPU响应中断后需要保存两个最关键的硬件状态: 一是程序断点( PC) , 二是( ) 的内容。

程序状态字寄存器
7． 指令寄存器IR的位数取决于( ) 。

指令的长度
8． CPU内部中断允许触发器对( ) 中断不起作用, 如掉电就属于此类中断。

不可屏蔽
9．微程序设计技术是利用( ) 方法设计控制器的一门技术。

软件
10．由8片74181 ALU和2片74182 CLA器件相配合所组成的是( ) 级先行( 并行) 进位的32位运算部件。
”2”、 ”二”或”两”均可。

三、 ( 20分) 简要回答下列问题

3．( 5分) 如何理解”向量中断是一种间接寻址方式”的说法?
答: 向量中断的实质是由中断机构硬件在中断响应周期自动产生一个能引导CPU找到该中断服务程序入口地址的编码——一般称为向量地址或向量编码。这个编码相当于( 服务程序入口即向量) 地址的地址, 故形容向量中断为一种间接寻址方式。

1．( 5分) 试用全加器逻辑表示式分析影响并行加法器速度的主要因素。

答: 全加器逻辑表示式为——
Si+1=AiBi+BiCi+CiAi
Ci+1= AiBi+( Ai⊕Bi) Ci
由N个全加器即可构成一个并行的N位加法器;
由上式可见, N位中第i位和的生成要依靠其低位传来的进位, 因此进位逻辑设计即用什么样的结构生成N个进位是影响并行加法器速度的主要因素。

4．( 5分) 简要比较组合逻辑控制器和微程序控制器的主要优缺点。
答: 微程序控制器在设计的规整性和可修改性上优于组合逻辑控制器, 成本也低于后者; 可是组合逻辑控制器的最大优势是速度快于微程序控制器。

2．( 5分) 列举你所了解的提高存储系统性能的主要技术手段( 不需详细展开) 。
答: 能够从以下几方面考虑提高存储系统性能——
（1） 采用高速半导体存储器件( 开发高速芯片) ;
（2） 从芯片结构着手如双端口乃至多端口存储器、 相联存储器、 多体交叉存储器等技术的采用;
（3） 从体系结构入手, 如采用多层次的存储体系结构, 并使用多级高速缓冲存储器, 使用虚拟存储技术, 以便实现尽可能高的存储系统的性价比。
等等。

四、 ( 12分) 有一按字节编址的主存-Cache层次存储器, 其主存容量为16MB, Cache容量为128KB, 每块容量为8KB, 若采用直接映射方式, 试问:
( 1) 主存和Cache的地址格式各是怎样的?
( 2) 若主存的地址为0253F1H, 它在主存的哪一块? 映射到Cache的哪一块?
解答: ( 1) 主存地址共24位, 格式为——
区号7位 区内块号4位 块内字节地址13位
Cache地址共17位, 格式为——
区内块号4位 块内字节地址13位
( 2) 0253F1H=0000 0010 0101 0011 1111 0001B
按( 1) 的主存格式可知, 它在主存1区的0010块即2号块, 总排序的块号是即18号块( 从0号起) ; 映射到Cache的0010块( 0号起始的2号块) 。

五、 ( 15分) 设有两种SRAM芯片, 其规格和数量为: 128K×8位8片, 512K×8位2片, 试用这些芯片构成512K×32位的存储器, 能够给出简单明了的文字设计方案, 也能够用画扩展图的方法表示你的设计方案, 无论给出哪种方案, 均须说明地址线、 数据线和片选端的连接情况。若需要辅助器件如译码器等能够自定。
解答:
512K×32位存储器数据线32条为D31--D0, 地址线19条为A18—A0。
( 1) 用2片512K×8的芯片经并联即位扩展构成该存储器的高16位( 512K×16位) ;
各片地址线直接连A18—A0;
( 2) 用8片128K×8位的芯片构成另外16位——
首先用每2片128K×8位并联成128K×16位,
再把这样的4组128K×16位串联( 字扩展) 成512K×16位, 此时能够使用2: 4译码器, 其输入端连接A18、 A17, 4个输出端分别连接上述4组每组2片128K×8位并联时连接到一起的片选端; 而A16——A0接各个128K×8位的芯片地址端。

以上高16位、 低16位能够颠倒。

六、 ( 15分) 在一个5级中断系统中, 硬件中断响应从高到低的优先顺序是L1→L2→L3→L4→L5, 用改变屏蔽字的方式将中断处理顺序由高到低改为L1→L2→L4→L3→L5; 当CPU执行用户程序到t1时刻有L2、 L3、 L4和L5级共4个中断请求同时到达, CPU按优先顺序处理到L3级中断的过程中的t2时刻又有1个L1级中断请求到来。要求:
( 1) 在左下表中写出改变后的屏蔽字( 设”1”表示中断屏蔽, ”0”表示中断开放) ;
( 2) 在右下图中画出CPU运行上述程序的轨迹, 并在图中时间轴上标示出t1、 t2时刻点。
解答: 见下面表和图——

第六题表 请填写按题意改变处理次序的各级中断处理程序的屏蔽字

第六题图 请画出CPU运行程序的轨迹并标示出t1、 t2时刻点

七、 ( 18分) 某机CPU结构如下图a所示。A、 B、 C均为8位寄存器, 它们的数据输入需
要的微操作控制信号分别为INA 、 INB 、 INC, 它们的数据输出需要的微操作控制信号分别
为OUTA 、 OUTB 、 OUTC; A、 C能够串联右移( 即A右移出去的最低位进入C的最高位) ,
其串联移位的微操作控制信号为SHTAC; A的清空( 置0) 微操作控制信号为CLRA; D为
计数器, 具有置数和减1计数的功能, 其置数微操作控制信号为SETD, 减1计数微操作控
制信号为DECD; Z为状态信号, 当D=0时, Z=1; S为C寄存器的最低位, 也作为状态信
号输入到微程序控制器; ”+”为ALU的加法控制信号。注意, 图a中微程序控制器里包含
了待定的微地址修改转移逻辑。
该机采用微程序控制, 微指令格式为水平型直接控制结合下址字段法( 断定方式形成后
续微地址) , 本设计不考虑图a通路之外的部分, 其微指令格式如下图b所示。其中的微命令
控制字段已经设计安排完成, 具体从高位到低位( 15~5位) 的顺序是: OUTA 、 OUTB 、
OUTC 、 INA 、 INB 、 INC 、 + 、 CLRA 、 SETD 、 DECD 、 SHTAC 。
现假设有两个8位无符号定点小数X和Y, 它们作为被乘数和乘数已经分别存到了寄存
器B和C中。要求实现X×Y→BC( 最后结果要求B放乘积的高位部分, C放乘积的低位部
分) :
（1） 针对该乘法运算需要为该微指令格式( 图b) 设计其2位的P字段( 图b中4~3位) ,
即设计时只需考虑按Z值分支转移和按S值分支转移及顺序执行的情况; 结合P字段的设计,
画出图a中微程序控制器里应包含的微地址修改转移逻辑;
（2） 假设计数初值08H已经在D的输入端准备好, 给出置数信号即可置入D中。请编写实
现X×Y→BC( B放乘积的高位部分) 的微程序, 并按右面所给表的格式填写你所编好的微程
序的各条微指令码点, 包括填写你为各条微指令在控制存储器中分配的微地址( 3位二进制,
从000开始使用) , 同时在表中写出对应每条微指令的控制信号名称及必要的微指令功能说明。

解答:
( 1) 2位P字段设计如下:
00——顺序执行( 下址)
01——根据Z值转移
10——根据S值转移
11——未定义
设微地址寄存器μAR的3位分别为μAR2、 μAR1和μAR0, 则按乘法流程有如下微地址修改转移逻辑( 注意该逻辑与( 2) 的微程序是对应的) :

P=10 P=01
S Z
( 2) 见上表中所填( 非唯一答案)

第七题表 请按此格式填写微程序各条代码等有关内容
微指令代码
微地址 对应的控制信号 说明
微命令部分 P字段 下址字段

000 000 000 011 00 00 001 CLRA , SETD 清A, 置D( 初始化)
001 000 000 000 00 10 010 无 测C的最低位, 即S
010 000 000 000 01 00 100 SHTAC A、 C串联右移
011 110 100 100 00 00 010 OUTA , OUTB, A+B→A
+ , INA

100 000 000 000 10 00 101 DECD 计数器D减1
技术
101 000 000 000 00 01 110 无 测试Z=1否,
即D是否为0
技术
110 000 000 000 00 00 001 无 若Z非1, 转回001
技术
111 100 001 000 00 XX XXX OUTA, INB Z=1则结束, 且BC中为乘积
则
技术

与
与
μAR2 μAR1 μAR0

或