计算机组成原理期末知识点总结.docx
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1、计算机组成原理第一章 计算机系统概论(清楚一个概念)计算机的性能指标:吞吐量:表征一台计算机在某个时间间隔内能够处理的信息量。响应时间:表征从输入有效到系统产生响应之间的时间度量,用时间单位来度量。 利用率:在给定的时间间隔内系统被实际使用的时间所占的比率,用百分比表示。 处理机字长:指处理机运算器中一次能够完成二进制数运算的位数。总线宽度:一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。存储器容量:存储器中所有存储单元的总数目,通常KB,MB,GB,TB来表示。存储器带宽:单位时间内存储器读出的二进制数信息量,一般用字节数/秒表示。主频/时钟周期:CPU的工作节拍受主时钟控制,
2、主时钟不断产生固定频率的时钟,主时钟 的频率叫CPU的主频。度量单位MHZ (兆赫兹)、GHZ (吉赫兹)主频的倒数称为CPU时钟周期(T),T=l/f,度量单位us, nsCPU执行时间:表示CPU执行一般程序所占的CPU时间,公式:CPU执行时间二CPU时钟周期数xCPU时钟周期CPI:表示每条指令周期数,即执行一条指令所需的平均时钟周期数。公式:CPI=执行某段程序所需的CPU时钟周期数/程序包含的指令条数MIPS:表示平均每秒执行多少百万条定点指令数,公式:MIPS=指令数/(程序执行时间xlOA6)第二章运算方法和运算器原码定义:(1)整数 (范围(25.1) 25.1)卮_ f x
3、272 x 0班一 2 + |%|0x-2n(2)小数(范围-(2八.廿11.2八十)%原=反码定义:(3)整数(范围(-(2An-l)友=x(2n+1- l) + x2n x 0 0 x - 2nXU AIR-RRr,r:R:R: -winH*no、K addR1E心.杯泮小阍奴七 g控制的址个i 1电路它1两米总间的源2有器R的锦J, 制信月例中y,y砒器的输3W R面“I顷令州一竺,DHUSi 濯wR,HINQ -PBI )RR.解“ADD R2. RO”指令是一条加法指令,参与运方的两个哉故代奇“普 Ro中,指令周期流程图包括取指令阶段和执行指令阶段两部分(为简单起见.宵 号左边各修存
4、器代码上应加的括号)。根据给定的数据通路图,“ADD R2R(片;| 细指9周期流程留如图5.17(a)所4 IM|. IMoffJ状态是什么?如果CPU 房行设备D的中断服务程序,】M:, IMj、1M“的状态又是什么?(3)每一级的1M能否对某个优先级的个别设备单独进行诉蔽?如果不能,采取什么办法可达到H的?的E1 (中解 在中断情况卜,CPU的优先级最低。务设备的优先次序是:A-B-C-D-E;中断请求。的|(4)假如设备C 一提出中断请求,CPU立即进行响应,如何调整才能满足此要求?寸臬个优先级的个别设备进行5T1M2IM|1Mo=111:执行设备D的中断服务推序时,每一 级的【m标志
5、n能断允许)标志清“0,它集级卜.伸第3级的优先级最高,即令lMa=0即可。级卜.伸第3级的优先级最高,即令lMa=0即可。(3) 要使设备C的中断请求及时得到响应.可将设备C从第2级取出来,单独放在第3 在中断过程中CPU的优先级最低,标志为0,则禁止设备发出中断请求。 中断方式典型应用:1)实现CPU与外界进行信息交换的握手联络2)故障处理3)实时处理4)程序调度5)软中断(程序自动中断)在中断处理中,CPU和外围设备的一些操作是并行地进行的,因此效率会更高。 每一个中断源都对应一个中断服务程序,而中断服务程序的入口地址被称为中断向量。(4)小数(范围(2A-n-l l-2A-n)%反=%
6、反=x2 _2_n_x补码定义:(5)整数(范围(-(25%祥=x(2n+1 - x |2n % 0 0x-2n(6)小数%补=(范围(ll2A-n)x1 x 02 + x0 jr 1移码表示法(用于大小比较与对阶操作)IEEE754标准格式:符号位(1位)+阶码(移码)+尾数x (-1)sx(1.M)%2127e = E 127正溢:两个正数相加,结果大于机器字长所能表示的最大正数负溢:两个负数相加,结果小于机器字长所能表示的最小负数检测方法:1、双符号位法2、单符号位法不带符号阵列乘法器:同行间并行 不同行间串行浮点加减运算操作过程大体分四步:1、。操作数检查2、比较阶码大小完成对阶3、尾
7、数进行加减运算4、结果规格化所进行舍入处理流水线原理:时间并行性线性流水线的加速比:Ck=TL/TK =nk/k+ (n-1)第三章存储系统程序局部性原理:在某一段时间内频繁访问某一局部的存储器地址空间,而对此范围以外的 地址空间则很少访问的现象。程序局部性的两方面?(1)时间局部性:最近被访问的信息和可能还要被访问(2)空间局部性:最近被访问的信息邻近地址的信息也可能被访问。存储器分层:利用不同容量,成本,功耗和速度的多种存储器构成有机结合的多级存储系统 存储器层次结构的优点?存储器的价格相对较高,而且在整机成本中占有较大的比例,因而从性能价格比的角度不能 通过简单配置更大容量的存储器满足用
8、户的需求。为此,必须使用某种策略解决成本和性能 之间的矛盾。常规内存器在CPU之间增加了速度更高但容量更小的半导体高速缓存器,即cache, cache 使得CPU与主存速度匹配起来。外存储器主要解决存储容量问题。多级存储器系统的出发点是提高存储系统的性能/价格比任何一个SRAM,都有三部分打交道,地址线,数据线,控制线,求存储器容量当单个存储器芯片的容量不能满足系统要求时,需要多存储器芯片组成起来,组成更大容量 的存储器,所需芯片数为:d=设计要求的存储器容量/已知芯片存储器容量 位拓展:让多片给定芯片并行工作。字拓展:让多片给定芯片分时工作。例题3.1 例题3.21. 位扩枝-r若给定芟也
9、敏字数(地指数)符伊玳 但位数较短不满足设计要求的存储器土 则需要竺通国五芝蜒互枝曲或作。三组信号线中,理去歧野妙萍用/ 据线不=2帙痛将怎I彳【例31-利用顶顶如4予的SRA,芯片设计一个存储容/为空又8位的SRAMS 储器。 u j解设计的存储器字长为8位,存储器字数不变。所需芯片数花片甘癸 (1Mx8)/(1Mx4)=2(片)连接的三组信号线中,燧冬至理通据线会是出分别与两;SRAM芯片的I/O端相连接审赢三肴希面7?所示。2. 字扩展若给定的芯片丝蔡较小暨数少),不满足设计要求的总存储容量,则需要进行 扩展,些幽定巨趣遂M组色娶迎第定硬阳地址台线担数据 成公用凭 写整岁壁线会&由地址总
10、线的蒿而I备客墓痴言葺厂让各个芯片分时工作。【例3.2】 利用多K受位的SRAM芯片设计也显以位的存储器。7 SR M ;-5 I,鲂所需芯片数#(2O48K*8)/(256K,8)=8(片) 久/X/如留3.8所示.8个芯片的散据总线和诙号控刮信耳线公航 地址忌线中Ai广A可时 if接到8片SRAM的片内地址输入端.地址总线岛位的Ar-AiE过,八线详码器芯片分/ 别产生g个片选信弓,这.K项/少3心码MRf Q256K8DDD-卜Do .F七会同时I:作WFA(CE) WEA CE256K-Kwfa ce256K-82S6K-8DD仁U SRAM宁扩喉咬例CPU与主存速度匹配解决方法:1、
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