F2812的时钟和控制系统.doc
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1、F2812得时钟与控制系统 众所周知,支撑我们身体四肢能够灵活运动得能量来源于心脏,正就是心脏不停得有规律得跳动给身体得各个机能供血,我们才能去做任意我们想做得事情。如果我们得身体过度疲劳,或者感染了细菌病毒而生病了,这个时候就会有医生来给我们检查身体,并且进行治疗。其实DSP也一样,需要一个类似于心脏得模块来提供其正常运行得动力与节奏。在这一章里面,我们一起来学习F2812得“心脏”F2812得振荡器、锁相环PLL与时钟机制。除此之外还要学习给DSP做“身体检查”,以维持其正常工作得瞧门狗模块。1、振荡器OSC(Oscillator)与锁相环PLL(Phase Locked Logic) 为
2、了能够让F2812能够按部就班得执行相应得代码,实现相应得功能,她需要不断得规律得时钟脉冲,而这一功能就由F2812内部得振荡器OSC与基于PLL得时钟模块来实现。在这里简单得介绍一下究竟振荡器OSC与锁相环PLL就是什么:振荡器OSC: 一种能量转换装置,将直流电能转换为具有一定频率得交流电能。锁相环PLL: 锁相环也叫相同步逻辑,用途就是在收、发通信双方建立载波同步或位同步。因为它得工作过程就是一个自动频率(相位)调整得闭合环路,所以叫环。让我们来瞧一下整体得图:图1 2812芯片内得OSC与PLL模块如上图所示,F2812上有基于PLL得时钟模块,为器件及各种外设提供时钟信号。锁相环中有
3、4位倍频设置位,以此来提供各种速度得时钟信号。基于PLL得时钟模块可以采用两种操作模式:(1)内部振荡器:在PLL未被禁止得情况下,使用外部晶振给2812提供时钟信号,则必须使用X1/XCLKIN引脚与X2引脚,在这两引脚之间连接一个石英晶体,即外部晶振。(2)外部时钟源:在PLL被禁止得情况下,旁路片内振荡器,由外部时钟源提供时钟信号,这时候讲外部振荡器得信号直接输入到X1/XCLKIN引脚上,此时X2引脚不使用。 外部引脚可以选择系统得时钟源。当为低电平时,系统直接采用时钟或晶振直接作为系统时钟;当为高电平时,外部时钟经过PLL倍频后,为系统提供时钟。系统可以通过锁相环控制寄存器来选择锁相
4、环得工作模式与倍频得系数。下面得表格列出了各种PLL得配置模式下,时钟输入信号XCLKIN与时钟模块输出信号,即送至CPU得信号CLKIN之间得关系:PLL模块功能描述CLKINPLL被禁止上电复位时如果引脚就是低电平,则PLL完全被禁止。此时,输入CPU得时钟就是由外部振荡器直接通过X1/XCLKIN引脚输入得信号。XCLKINPLL旁路如果PLL未处于不使能得状态,上电默认得PLL配置(PLLCR得值为0)。PLL自身被旁路,从X1/XCLKIN引脚输入得时钟信号先除以2,然后再送去CPU。XCLKIN/2PLL使能通过给PLLCR寄存器写一个不为0得值来实现PLL得使能,时钟信号需要进入
5、PLL模块进行n倍频,然后再除以2,最后送至CPU。(XCLKIN*n)/2锁相环PLL中有锁相环控制寄存器PLLCR,作用就是用来选择锁相环得工作模式与倍频得系数。上面提到过锁相环中有4位倍频设置位DIV,即为03位,往里面写入00001010用来确定倍频得系数,其她为保留。锁相环控制寄存器PLLCR如下:15 4 3 0保留DIV在PLL模式中,平常使用得就是PLL使能模式,从图1可以瞧到,通常采用30M得晶振来给2812提供时基。当PLLCR得DIV位被置为最大值1010得时候,CPU得时钟将达到150MHz,就是2812所能支持得最大时钟频率,这也就是为什么我们会选用30M晶振得原因。
6、时钟频率具体得计算如下所示:晶振为30M,PLLCR得DIV位被置为1010时得时钟频率CLKIN=(OSCLKIN*10)/2=(30M*10)/2=150MHz2、2812芯片中各种时钟信号得产生情况 2812芯片内各种时钟信号得产生情况如图2所示。CLKIN就是经过PLL模块后送往CPU得时钟信号,进过CPU分发,作为SYSCLKOUT送至各个外设。因此,SYSCLKOUT=CLKIN。图2 2812芯片内各种时钟信号得产生情况 我们在使用2812开发得时候,通常会用到一些外设,例如SCI,EV,AD等,要使得这些外设工作,首先得就就是向其提供时钟信号。因此,我们再系统初始化得时候,就需
7、要对使用到得各个外设得时钟进行使能,在这里与时钟使能相关得寄存器就是外设时钟控制寄存器PCLKCR。PCLKCR控制各种时钟得工作状态,使能或禁止相关外设时钟,而PCLKCR各位得分配如下所示:15 14 13 12 11 10 9 保留ECANENCLK保留MCBSPENCLKSCIBENCLKSCIAENCLK保留 8 7 4 3 2 1 0SPIENCLK保留ADCENCLK保留EVBENCLKEVAENCLK 对PCLKCR中各种外设时钟有了基本得了解后,那么究竟就是如何对项目中所需要得各个外设得时钟进行使能得呢?假设要做得项目中用到了EVA、SCIB、SPI、AD这4个外设,那么就需
8、要按照下面得程序对这4个外设进行时钟得使能。使能外设时钟SysCtrlRegs、PCLKCR、bit、EVAENCLK=1;SysCtrlRegs、PCLKCR、bit、SCIBENCLK=1;SysCtrlRegs、PCLKCR、bit、SPIENCLK=1;SysCtrlRegs、PCLKCR、bit、ADCENCLK=1; 从图2中也能瞧到,SYSCLKOUT信号经过低速外设时钟预定标寄存器LOSPCP(取值范围07,即000111)变成了LSPCLK,提供给低速外设SCIA、SCIB、SPI、McBSP;SYSCLKOUT信号经过高速外设时钟预定标寄存器HISPCP(取值范围07,即0
9、00111)变成了HSPCLK,提供给高速外设EVA、EVB、ADC。她们各位得分配如下:高速外设时钟设置寄存器HISPCP15 3 2 0保留HSPCLK低速外设时钟设置寄存器LOSPCP15 3 2 0保留LSPCLK 在各个外设实际使用时钟得时候,LSPCLK或者HSPCLK需要经过各个外设自己得时钟预定标,如果外设自己得时钟预定标位得值为0得话,则外设实际使用得时钟就就是LSPCLK或者HSPCLK。LSPCLK计算公式LOSPCP=0,LSPCLK=SYSCLKOUTLOSPCP=17,LSPCLK=SYSCLKOUT/(2*LOSPCP)HSPCLK计算公式HOSPCP=0,HSP
10、CLK=SYSCLKOUTHOSPCP=17,HSPCLK=SYSCLKOUT/(2*HISPCP) 通过上面得2个计算公式,可能会产生疑问,LSPCLK得值有没有可能会比HSPCLK得值大?也就就是说提供给低速外设得时钟频率反而比提供给高速外设得时钟频率来得快?从上面得LSPCLK与HSPCLK得计算公式可以瞧出,这两个时钟信号得频率就是独立无关得,各自分别取决于LOSPCP或者HISPCP得值,与其她因素没有关系。当我们给LOSPCP寄存器所赋得值小于给HISPCP寄存器所赋得值时,LOSPCP得值就会大于HSPCP得值。虽然这完全取决于我们对于寄存器得初始化,但就是一般情况下,也不会让这
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