武汉理工大学课程设计数字钟.doc
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1、目录摘要11数字钟总构成22数字钟单元电路设计32.1 1HZ方波信号设计32。2时间计数单元电路设计42。2。1计数器74LS90和74LS16142.2。2时计时电路72.2.3分(秒)计时电路92。2。4计时电路的比较112.3译码显示单元电路设计112。3。1译码器74LS48122。3。2显示器LG5011AH132。3。3译码显示电路142。4 校时单元电路设计143数字钟的实现及工作原理154电路的安装与调试165心得体会17参考文献19摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性,具有更长的使用寿命,电子钟表具有价格便宜,质量轻,
2、定时误差小等优点,被广泛的应用在生产,已得到广泛的使用。数字钟的设计方法有许多种,本次试验运用555多谐振荡器、计时器、显示译码器、校正时间电路设计出可以显示时分秒(时为12进制,分为60进制)并且可以校时的多功能数字钟.关键词:数字钟 计时器 555多谐振荡器 显示译码器多功能数字钟的设计与制作1数字钟总构成数字钟由1HZ的方波信号发生器、计时器、显示译码器、校时电路组成.其框图如下图1.1所示。时译码显示分译码显示秒译码显示时计数器分计数器秒计数器校时电路 1HZ方波信号图1.1数字钟框图1HZ信号发生器由555定时器构成的多谐振荡器产生。时分秒计时器由计数器组成。其中,时为十二进制,时个
3、位为二进制,时十位为十进制,在计数为十二时同时清零;分为六十进制,分(秒)十位为六进制,分(秒)个位为十进制。译码显示部分由BCD七段显示译码器驱动显示器件,以显示数字.校时电路用以重新接通电源或走时出现误差时都需要对时间进行校正.有时校正和分校正功能,在小时校正时不影响分和秒的正常计数;在分校正时不影响秒和小时的正常计数.2数字钟单元电路设计2。1 1HZ方波信号设计多谐振荡器是一种自激振荡器,在接通电源后,不需要外加触发信号,便能自动产生矩形(脉冲)波.图2。1为多谐振荡电路。图2.1。1 多谐振荡器充电时间:(2-1)放电时间:(2-2)频率:(2-3)图2.1.2为设计的1HZ信号产电
4、路。图2.1.2 1HZ信号发生器2.2时间计数单元电路设计时间计数单元由时、分、秒计数三个部分组成,它们的输出都是8421BCD码形式.十二进制和六十进制可以用74LS90或74LS161设计实现。2。2。1计数器74LS90和74LS161(一)74LS9074LS90是异步二五十进制加法计数器,它既可以作二进制加法计数器,又可以作五进制和十进制加法计数器.VCC图2。2。1 74LS90引脚图表2.2。1 74LS90的功能表输 入输 出功 能清 0置 9时 钟QD QC QB QAR01、R02R91、R92INA INB11000000清 000111001置 90 00 0 1QA
5、输 出二进制计数1 QD QC QB 输出五进制计数 QAQD QC QB QA输出8421BCD码十进制计数QD QAQD QC QB输出5421BCD码十进制计数1 1不 变保 持由上表可知,74LS90的功能如下:(1)计数脉冲从INA输入,QA作为输出端,为二进制计数器。(2)计数脉冲从INB输入,QD QC QB 作为输出端,为异步五进制加法计数器.(3)若将INB和QA相连,计数脉冲由INA输入,QD QC QB QA作为输出端,则构成异步8421码十进制加法计数器。(4)若将INA与QD相连,计数脉冲由INB输入,QAQD QC QB作为输出端,则构成异步5421码十进制加法计数
6、器。(5)清零、置9功能.1)异步清零 当R01、R02均为“1”,S91、S92中有“0”时,实现异步清零功能,即QD QC QB QA0000。2)置9功能 当S91、S92均为“1”;R01、R02中有“0”时,实现置9功能,即QD QC QB QA1001。(二)74LS161集成74LS161是4位二进制加法器,可以认为是十六进制计数器。图2。2.2为其引脚图,表2.2。2 为其功能表.图2。2.2 74LS161引脚图表2。2。2 74LS161功能表清零预置使能时钟预置数输入数据输出RDLDEPETCPD3D2D1D0Q3Q2Q1Q0LLLLLHLDCBADCBAHHL保持HHL
7、保持HHHH计数由上表可知,74LS161的功能如下:(1)异步清零:当RD = 0 时,不管其他输入端的状态如何CO Q3 Q2 Q1 Q0 均为低电平,即0.(2)同步预置数:当RD = 1,LD = 0 时,在CP的上升沿置入数据D3 D2 D1 D0 ,预置数的结果Q3 = D3 , Q2 =D2 Q1 = D1 Q0 = D0.(3)保持:当RD = 1,LD = 0 时,使能输入ETEP = 0,不管其他输入端的状态如何,输出状态保持不变。要特别指出的是,ET = 1,EP = 0,CO保持不变;ET = 0,EP = 1,CO = 0.(4)计数工作状态:当RD = LD = E
8、T = EP = 1 时,74LS161处于计数状态,其状态为4位自然二进制的计数过程。当达到“1111”输出状态时,进位输出CO = 1,产生进位信号输出.2.2.2时计时电路(一)74LS90构成时计时电路时个位和时十位都为十进制计数,由于74LS90为异步清零,所以用反馈清零法清零。如图2。2。3所示。将两片芯片的QA端分别于各自的INB端相连构成十进制计数器,R91和R92都置零,R01和R02分别对应相连,当R01和R02均为“1”时,使同时清零。时个位的QD端作为进位输出信号与十位INA相连。在计数为12时,U7的QD QC QB QA 状态为0001,U6的QD QC QB QA
9、状态为0010,所以U7的QA端与R02相连,U6的QB端与R01相连,即实现十二进制的时计时电路.图2。2.3 74LS90构成的时计时电路(二)74LS161构成时计时电路时个位为十进制计数,时十位为二进制计数。当RD = 0 时,Q3 Q2 Q1 Q0 均为低电平,即0,用反馈清零法清零,由于74LS161为异步清零,在计数为12时,同时清零。LD ET EP都置1,使芯片处于计数的工作状态。时个位的Q3端作为进位输出信号与十位CP相连时十位为二进制,当Q3 Q2 Q1 Q0为 0010 时清零,时个位为十进制计数当Q3 Q2 Q1 Q0为 1010 时清零,十计数单元为12进制,所以在
10、时十位Q3 Q2 Q1 Q0为 0001 时,时个位Q3 Q2 Q1 Q0为 0010 时清零,其真值表如表2。2。3,其卡诺图分别为图2.2。4 图2。2。5。表2。2。3 真值表ABCRD十位RD个位00000100011011011011111(2-4)A = Q 0 十位Q0(2-5)B = Q3Q0 个位Q3Q0 (2-6)C = Q0Q1 十位Q0个位Q1RD十位ABC000111100000010011RD个位 图2。2.4ABC000111100000010110 图2。2.5由以上可知,(2-7)RD十位= AC(2-8)RD个位 = BC综上,设计出的74LS161时计时单
11、元如图2。2.6所示。图2。2.6 74LS161时计时电路2.2。3分(秒)计时电路(一)74LS90构成时计时电路分的十位为六进制,个位为十进制.与时计时电路一样,采用反馈清零法清零 。将两片芯片的QA端分别于各自的INB端相连构成十进制计数器,R91和R92都置零。分十位进制为六进制,即当QD QC QB QA状态为0110时清零。将QB与R02相连,QC与R01相连,即构成六进制计时电路。QC作为进位输出信号与时计时电路的个位INA相连.分个位为十进制电路,不需要进行进制转换,QD作为进位输出信号与分十位INA相连。综上,设计出的分计时电路如图2。2。7所示。图2。2。7 74LS90
12、分计时电路秒计时电路与分计时电路相同,为60进制计数单元,十位为六进制,个位为十进制.十位QC作为进位输出信号与分计时电路的个位INA相连,个位QD作为进位输出信号与秒十位INA相连,个位INA与HZ脉冲信号相连。(二)74LS161构成分(秒)计时电路分个位为十进制计数,分十位为六进制计数。当RD = 0 时,Q3 Q2 Q1 Q0 均为低电平,即0,用反馈清零法清零。LD ET EP都置1,使芯片处于计数的工作状态。分个位的Q3端作为进位输出信号与十位CP相连,分十位的Q2端作为进位输出与时个位的INA相连。分十位为六进制,当Q3 Q2 Q1 Q0为 0110 时清零,分个位为十进制计数当
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