计算机组成与体系结构实验教学大纲.docx
《计算机组成与体系结构实验教学大纲.docx》由会员分享,可在线阅读,更多相关《计算机组成与体系结构实验教学大纲.docx(8页珍藏版)》请在咨信网上搜索。
1、计算机组成与体系结构实验教学大纲一、课程概况所属专业:计算机科学与技术开课单位:数学及计算机科学学院课程类型:专业实验课程课程代码:07412280开课学期:3学分:1学时:32核心课程:否拟使用教材:自编教材。国内(外)现有教材:1左冬红.计算机组成原理与接口技术一一基于MIPS架构实验教程.北京: 清华大学出版社.2014.82 Ulrich Golze,田泽等译.大型RISC处理器设计一一用描述语言 Verilog设计VLSI芯片.北京:北京航空航天大学出版社.2005.13李亚民.计算机原理与设计一一VerilogHDL版.北京:清华大学出版社. 2011.64包健.计算机组成原理与系
2、统结构实验指导书.北京:高等教育出版 社.2010.1学习参考资料1 Samir Palnitkar(l),夏宇闻(译).Verilog HDL数字设计与综合(第二版). 北京:电子工业出版社.2009.72 M. Morris Mano(著),Charles R. Kime(著),广B继顺(译).逻辑与计算机设计 基础.北京:机械工业出版社.2012.43姜咏江.自己设计制作CPU与单片机.北京:人民邮电出版社.2014.9二、课程描述以数字逻辑实验课程为基础,通过本课程学习,培养学生分析和解决实 际问题的能力,学生将学习计算机组成与体系结构实验基本原理和方法,使用 Verilog HDL
3、Xilinx Vivido 等 EDA 工具软件、Xilinx Artix FPGA,形成基本的 实验设计与操作技能(如运算器设计、控制器设计等,并进行仿真和测试等), 训练计算机各组成部件及计算机硬件系统的设计、仿真、分析、综合、下载、测 试等环节操作的方法,验证计算机组成与体系结构课程的基本概念、基本结构、 基本工作原理,对组成计算机的各个部件的功能和工作过程、以及部件间的连接, 有较全面、较系统地认识,形成较完整的计算机组成与工作原理模型。三、课程目标通过课程学习与实验,以MIPS指令系统为基础,使学生能够熟练运用和操 纵 Verilog HDL、Xilinx Vivido 等 EDA
4、工具软件、Xilinx Artix FPGA,学会设计 计算机组成与体系结构实验的基本思路与方法,具备基本的实验设计和操作技 能,完成运算器、存储器、控制器等计算机组成部件及计算机硬件系统的设计、 仿真、分析、综合、下载、测试,理解计算机组成与体系结构的基本原理,形成 严谨、求实、创新的科学态度以及发现和解决问题的能力,掌握撰写计算机科学 与技术专业实验报告的基本方法。本课程是一门实践性很强的课程,通过实验课 的学习和锻炼,不但使学生硬件的动手能力得到初步训练,而且可以建立一个完 整的计算机整机概念。四、教学要求本课程由运算器等16组实验构成,分为演示、验证、综合、设计性等类型, 在做每个实验
5、之前,教师要对本次实验的内容和要求进行讲解,将题目布置给学 生,以便让学生对本次实验相关内容进行预习。在实验进行中,授课教师对学生 进行实验辅导,并按照不同类型实验要求,做好实验准备工作,指导学生做好实 验方案设计、实验报告撰写等工作。学生应熟悉实验室管理相关规章制度,遵守实验操作要求,规范使用实验仪 器设备。积极做好实验准备工作,预习实验指导书中实验原理、做好实验设计等; 实验分为23人一组,协作完成,实验过程中认真设计、记录,及时发现并解决 问题;实验结束后认真完成实验报告撰写。五、考核方式及要求本门课程采用过程性考核和期末考核结合的方式进行考核。过程性考核占总 成绩70%,用于考察学生参
6、与实验课程教学的行为表现、实验操作情况,其中: 考勤占10%,随机点到,每人不少于3次,其中无故缺席1次,按无考勤成绩计 算;平时实验操作16次,占50%;平时实验报告12次,占40%。期末考核占 总成绩30%,根据实验设计、流程安排、实验结果、实验报告进行评分,为综合 实验考查。六、课程内容实验一:Xilinx Vivado建模与仿真工具使用(授课时间:第三学期第一周)教学目标:学习Xilinx Vivado软件的使用;掌握Xilinx Vivado建模与仿真技术; 了 解 Verilog HDL。主要内容:安装Xilinx Vivado;建立工程,编辑工程文件,进行编译、仿真,查 看波形,
7、进行分析和综合。学 时:2学时。教学方法:演示法/讲授/现场指导。实验类型:演示性实验。实验二:Verilog HDL模块化设计(授课时间:第三学期第二周)教学目标:掌握Verilog HDL的模块化设计方法;掌握Verilog HDL的模块端口 关联方法;掌握Verilog HDL的模块在的仿真和综合方法。主要内容:利用Verilog HDL的模块化设计方法描述、仿真、分析和综合全加器、 串行进位加法器等Verilog HDL模块。学 时:2学时。教学方法:演示法/讲授/现场指导。实验类型:演示性实验、验证性实验。实验三:Verilog HDL建模方法(授课时间:第三学期第三周)教学目标:掌
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 计算机 组成 体系结构 实验教学 大纲
1、咨信平台为文档C2C交易模式,即用户上传的文档直接被用户下载,收益归上传人(含作者)所有;本站仅是提供信息存储空间和展示预览,仅对用户上传内容的表现方式做保护处理,对上载内容不做任何修改或编辑。所展示的作品文档包括内容和图片全部来源于网络用户和作者上传投稿,我们不确定上传用户享有完全著作权,根据《信息网络传播权保护条例》,如果侵犯了您的版权、权益或隐私,请联系我们,核实后会尽快下架及时删除,并可随时和客服了解处理情况,尊重保护知识产权我们共同努力。
2、文档的总页数、文档格式和文档大小以系统显示为准(内容中显示的页数不一定正确),网站客服只以系统显示的页数、文件格式、文档大小作为仲裁依据,个别因单元格分列造成显示页码不一将协商解决,平台无法对文档的真实性、完整性、权威性、准确性、专业性及其观点立场做任何保证或承诺,下载前须认真查看,确认无误后再购买,务必慎重购买;若有违法违纪将进行移交司法处理,若涉侵权平台将进行基本处罚并下架。
3、本站所有内容均由用户上传,付费前请自行鉴别,如您付费,意味着您已接受本站规则且自行承担风险,本站不进行额外附加服务,虚拟产品一经售出概不退款(未进行购买下载可退充值款),文档一经付费(服务费)、不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
4、如你看到网页展示的文档有www.zixin.com.cn水印,是因预览和防盗链等技术需要对页面进行转换压缩成图而已,我们并不对上传的文档进行任何编辑或修改,文档下载后都不会有水印标识(原文档上传前个别存留的除外),下载后原文更清晰;试题试卷类文档,如果标题没有明确说明有答案则都视为没有答案,请知晓;PPT和DOC文档可被视为“模板”,允许上传人保留章节、目录结构的情况下删减部份的内容;PDF文档不管是原文档转换或图片扫描而得,本站不作要求视为允许,下载前自行私信或留言给上传者【二***】。
5、本文档所展示的图片、画像、字体、音乐的版权可能需版权方额外授权,请谨慎使用;网站提供的党政主题相关内容(国旗、国徽、党徽--等)目的在于配合国家政策宣传,仅限个人学习分享使用,禁止用于任何广告和商用目的。
6、文档遇到问题,请及时私信或留言给本站上传会员【二***】,需本站解决可联系【 微信客服】、【 QQ客服】,若有其他问题请点击或扫码反馈【 服务填表】;文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“【 版权申诉】”(推荐),意见反馈和侵权处理邮箱:1219186828@qq.com;也可以拔打客服电话:4008-655-100;投诉/维权电话:4009-655-100。