数字电路实验指导书.doc

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数字逻辑电路
实验指导书

南京师范大学计算机系

．10
数字逻辑电路实验
Digital Logic Circuits Experiments
一、 实验目的要求:
数字逻辑电路实验是计算机科学与技术专业的基础实验, 与数字逻辑电路理论课程同步开设( 不单独设课) , 是理论教学的深化和补充, 同时又具有较强的实践性, 其目的是经过若干实验项目的学习, 使学生掌握数字电子技术实验的基本方法和实验技能, 培养独立分析问题和解决问题的能力。
二、 实验主要内容:
教学内容分为基础型、 综合型, 设计型和研究型, 教学计划分为多个层次, 学生根据其专业特点和自己的能力选择实验, 1～2人一组。但每个学生必须选做基础型实验, 综合型实验, 基础型实验的目的主要是培养学生正确使用常见电子仪器, 掌握数字电路的基本测试方法。按实验课题要求, 掌握设计和装接电路, 科学地设计实验方法, 合理地安排实验步骤的能力。掌握运用理论知识及实践经验排除故障的能力。 综合型实验的目的就是培养学生初步掌握利用EDA软件的能力, 并以可编程器件应用为目的, 培养学生对新技术的应用能力。初步具有撰写规范技术文件能力。 设计型实验的目的就是培养学生综合运用已经学过的电子技术基础课程和EDA软件进行电路仿真实验的能力, 并设计出一些简单的综合型系统, 同时在条件许可的情况下, 可开设部分研究型实验, 其目的是利用先进的EDA软件进行电路仿真, 结合具体的题目, 采用软、 硬件结合
的方式, 进行复杂的数字电子系统设计。

数字逻辑电路实验
实验1 门电路逻辑功能测试
实验预习
1 仔细阅读实验指导书, 了解实验内容和步骤。
2 复习门电路的工作原理及相应逻辑表示式。
3 熟悉所用集成电路的引线位置及各引线用途。
4 熟悉TTL门电路逻辑功能的测试。
5 了解数字逻辑综合实验装置的有关功能和使用方法。
实验目的
1 熟悉数字逻辑实验装置的有关功能和使用方法。
2 熟悉双踪示波器的有关功能和使用方法。
3 掌握门电路的逻辑功能, 熟悉其外形和外引线排列。
4 学习门电路的测试方法。
实验仪器
1 综合实验装置 一套
2 数字万用表 一块
3 双踪示波器 一台
4 器件
74LS00 二输入端四与非门 2片
74LS20 四输入端双与非门 1片
74LS86 两输入端四异或门 1片
74LS04 六反相器 1片
实验原理说明
数字电路主要研究电路的输出与输入之间的逻辑关系, 这种逻辑关系是由门电路的组合来实现的。门电路是数字电路的基本单元电路。门电路的输出有三种类型: 图腾柱输出( 一般TTL门电路) 、 集电极开路( OC门) 输出和三态( 3S) 输出。它们的类型、 逻辑式、 逻辑符号与参考型号见表1-0。门电路的输入与输出量均为1和0两种逻辑状态。我们在实验中能够用乒乓开关的两种位置表示输入1和0两种状态, 当输入端为高电平时, 相应的输入端处于1位置, 当输入端为低电平时, 相应的输入端处于0位置。我们也能够用发光二极管的两种状态表示输出1和0两种状态, 当输出端为高电平时, 相应的发光二极管亮, 当输出端为低电平时, 相应的发光二极管不亮。我们还能够用数字万用表直接测量输出端的电压值, 当电压值为3.6V左右时为高电平, 表示1状态; 当电压值为0.3V以下时为低电平, 表示0状态。在实验中, 我们能够经过测试门电路输入与输出的逻辑关系, 分析和验证门电路的逻辑功能。我们实验中的集成电路芯片主要以TTL集成电路为主。
表1-0 门电路的逻辑功能
类型
逻辑式
逻辑符号
参考型号
与门
Y=A·B

7408 7409(OC)
7411 7415(OC)
7421
或门
Y=A+B

7432
缓冲器
无放大作用
Y=A

4050
有放大作用

4017(OC)
非门( 反相器)
无放大作用
Y=

7404
7405( OC)
有放大作用

7406( OC)
与非门
Y=

7400 7403(OC)
7410 7412(OC)
7420 7422(OC)
或非门
Y=

7402
7427( OC)
与或非门
Y=

7451
异或门
Y=A⊕B
=A+B

7486
OC门
以与非门为例
Y=

7403( OC)
三态门
( 3S门)
EN=1时, Y=A
EN=0时, Y=高阻态

74126
=1时, Y=A
=0时, Y=高阻态

74125
传输门
C=1, TG通
C=0, TG断

TTL门电路是集成逻辑电路的一种, 是晶体管——晶体管逻辑门电路的简称。它具有参数稳定, 工作可靠, 开关速度高等优点。实验中的集成电路芯片主要以TTL集成电路为主。
1 基本门电路有与门、 或门和非门。
与门的逻辑功能是: 有0出0, 全1出1。其逻辑表示式为Y=AB。常见的与门有: 74LS08( 四2输入与门) 、 74LS09( 四2输入与门——OC门) 、 74LS11( 三3输入与门) 、 74LS15( 三3输入与门——OC门) 、 74LS21( 双4输入与门) 。
或门的逻辑功能是: 有1出1, 全0出0。其逻辑表示式为Y=A+B。常见的或门有: 74LS32( 四2输入或门) 。
非门的逻辑功能是: 入1出0, 入0出1。其逻辑表示式为Y=。
常见的非门有: 74LS04( 六反相器) 、 74LS05( 六反相器——OC门) 。
2 与非门是由与门和非门有机组合而成的, 它的逻辑功能是有0出1, 全1出0。其逻辑表示式为Y=。常见的与非门有: 74LS00( 四2输入与非门) 、 74LS03( 四2输入与非门——OC门) 、 74LS10( 三3输入与非门) 、 74LS12( 三3输入与非门——OC门) 、 74LS20( 双4输入与非门) 、 74LS22( 双4输入与非门——OC门) 、 74LS30( 8输入与非门) 。
或非门是由或门和非门有机组合而成的, 它的逻辑功能是有1出0, 全0出1。其逻辑表示式为Y=。常见的或非门有: 74LS02( 四2输入或非门) 、 74LS27( 三3输入或非门) 。
3 异或门的逻辑功能是: 两输入端相异得1, 相同得0。其逻辑表示式是Y=A+B=A⊕B。
常见的异或门有: 74LS86( 四2输入异或门) 。
同或门的逻辑功能是: 两输入端相同得1, 相异得0。其逻辑表示式是: Y=AB+=A⊙B。
4 能够用一种逻辑门构成另一种逻辑门, 例如, 用与非门构成与门、 或门等。如图1-1所示。

图1-1 用与非门构成或门逻辑图
5 门电路能够作为控制门。以图1-2所示的2输入与非门为例, 用任一端A作为输入端, 而另一端B为控制端。若B=1, 则门打开, 能够进行信息的传递, 即Y=; 若B=0, 门关闭, 信息不能经过, Y=1。

( a) 逻辑图 ( b) 波形图
图1-2 控制门
实验内容及步骤
选择实验用的集成电路, 将被测器件插入搭试板上的14芯插座中, 并按下锁紧开关。用导线将器件的14引脚与搭试板上的+5V电源相连, 器件的第7引脚与搭试板上的GND相连, 然后选择公共板上开关作为输入信号, 发光二极管作为输出信号, 按自己设计的实验接线图接好连线。特别注意VCC及GND不能接错。实验中改动接线须先断开电源, 接好线后再通电实验。
1 与非门和异或门逻辑功能的测试。
(1) 74LS20双4输入与非门逻辑功能测试
(2) 74LS86四2输入异或门逻辑功能测试
2 根据电路图写出逻辑关系表示式。
(1)用74LS00按图1-3, 1-4接线, 将输入输出逻辑关系分别填入表1-1、 表1-2中。
(2)写出下面图1-3, 1-4两个电路逻辑表示式。
输入
输出
A
B
Y
0
0

0
1

1
0

1
1

表1-1

图1-3 表1-2
输入
输出
A
B
Y
Z
0
0

0
1

1
0

1
1

图1-4
3 利用与非门控制输出。
用一片74LS00按图1-5接线, S接任一电平开关, 用示波器观察S对输出脉冲的控制作用。
图1-5
4 用与非门组成其它门电路并测试验证。
(1) 组成或非门
a. 用一片2输入端四与非门组成或非门
Y===
b. 画出电路图
c. 测试并填表1-3
表1-3
输入
输出
A
B
Y
0
0

0
1

1
0

1
1

(2) 组成异或门
a.将异或门表示式转化为与非门表示式
b.画出逻辑电路图
c.测试并填表1-4
表1-4
A
B
Y
0
0

0
1

1
0

1
1

5 逻辑门传输延迟时间的测量。
用六反相器( 非门) 按图1-6接线, 输入200KHz连续脉冲, 用双踪示波器测量输入、 输出相位差, 计算每个门的平均传输延迟时间的值。

图1-6
6 用基本门电路组装一个译码电路: 将BCD8421码转换成格雷码。
实验记录
1 按各步骤要求画逻辑图、 填表, 并分析其特点。
2 画出实验中的电路图, 分析其功能, 写出其真值表和逻辑表示式。
3 总结门电路的类型。
实验报告及思考
实验报告要求:
实验项目名称、 要求、 内容及步骤( 包括流程图与电路图等) , 实验记录结果结果并回答以下问题( 至少三个以上) 。
1 TTL门电路 有一个输入端悬空, 相当于该端输入什么信号?
2 当与非门只用一个输入端, 其它输入端悬空时, 该元件具有什么功能?
3 异或门又称可控的反相器, 为什么?
4 门电路不加电源和地, 能够正常工作吗?
5 怎样判断门电路逻辑功能是否正常?
6与非门一个输入接连续脉冲, 其余端什么状态时允许脉冲经过? 什么状态时禁止脉冲经过?

实验2 组合逻辑电路分析与设计
实验预习
1 仔细阅读实验指导书, 了解实验内容和步骤。
2 复习半加器、 全加器和多位加法器的逻辑功能。
3 设计实验任务中要求组装的电路, 选择集成电路, 画出实验线路图。设计时, 可尽量选用与非门、 译码器、 数据选择器。
实验目的
1 熟悉译码器、 数据选择器的结构和功能测试方法。
2 掌握译码器、 数据选择器的逻辑功能及其应用。
3 掌握半加器、 全加器和多位加法器的逻辑功能。
4 掌握用门电路构成组合逻辑电路的设计、 组装和功能测试的基本方法。
5 熟悉TTL加法器功能的测试方法。
6 学习排查故障的方法。
实验仪器
1 综合实验装置 一套
2 数字万用表 一块
3 器件
74LS138 3-8译码器 1片
74LS151 8-3数据选择器 2片
74LS20( 双-4输入与非门) 1片
74LS00( 四-2输入与非门) 1片
74LS04( 六反相器) 1片
实验原理说明
计算机中数的操作都是以二进制进位的, 最基本的运算就是加法运算。按照进位是否加入, 加法器分半加器和全加器两种。
l 半加器
计算机中的异或指令的功能就是求两个操作数各位的半加和。
一位半加器有两个输入、 两个输出。
一位半加器的真值表见表2-1, 据真值表可得到半加器的输出函数表示式:
表2-1 一位半加器的真值表
输入
输出
Bi
Ai
Si
Ci
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1

Si==Ai⊕Bi
Ci=Ai·Bi
逻辑表示式的硬件实现, 则要根据所提供的实验芯片。
集成电路正异或门74LS86就是一位半加器。
l 全加器
计算机中的加法器一般就是全加器, 它实现多位带进位加法。下面以一位全加器为例介绍。
一位全加器有三个输入、 两个输出。”进位入”Ci-1指的是低位的进位输出, ”进位出”Ci即是本位的进位输出。
一位全加器的真值表见表2-2。
表2-2 一位全加器的真值表
输入
输出
Ci-1
Bi
Ai
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
根据表3-2便可写出逻辑函数表示式:
Si==( Ai⊕Bi) ⊕Ci-1
Ci=Ai·Bi+Ai·Ci-1+Bi·Ci-1=Ai·(Bi+Ci-1)+Bi·Ci-1
一位全加器的卡诺图如图2-1所示
图2-1 一位全加器卡诺图
全加功能的硬件实现, 有多种方法。例如, 能够把全加和看作是Ai与Bi的半加和Hi与进位输入Ci-! 的半加和来实现。
多位全加器就是在一位全加器原理上扩展而成的。
集成电路全加器有74LS80( 一位全加器) 、 74LS81( 二位全加器) 、 74LS83( 四位全加器) 等。
用中规模集成电路实现逻辑函数的要点是: 先将函数化为最小项表示式( 列其真值表) , 再利用集成电路内部的逻辑关系, 配接必要的外电路来实现此表示式。用中规模集成电路实现逻辑函数, 方法简便, 使用灵活, 线路简单, 其应用日益广泛。
实验内容及步骤
1 用3线-8线译码器74LS138及门电路74LS20( 双4输入与非门) 各1片, 设计、 组装全加器
根据所设计的电路接线, 按照全加器真值表验证设计的正确性, 分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。
2 用2片八选1数据选择器74LS151组装全加器
根据所设计的电路接线, 按照全加器真值表验证设计的正确性, 分析实验中出现的问题及解决的方法并将实验测试结果记录在自拟的表格中。
3 用一片8选1数据选择器74LS151设计一个电路: 在4位二进制数( 由0到15) 中选出所有能被2或3整除的数。
*4 设计并组装一保险箱用数字密码锁电路。要求: 开保险箱时, 需输入3位代码, 同时用该保险箱的钥匙开锁。若输入代码与事先设定的代码相同, 而且钥匙正确, 则锁被打开。如果代码不符, 则电路将发出报警信号。
参考方框图如下:
图2-1 数字代码锁方框图
设A2、 A1、 A0为设定代码, B2、 B1、 B0为输入代码。E为钥匙孔信号。钥匙正确时为1, 错误时为0。Y1=1时, 锁打开; Y2=1时, 则报警。
实验报告及思考
实验报告要求:
实验项目名称、 要求、 内容及步骤( 包括逻辑图) , 实验记录结果结果并回答以下问题( 至少三个以上) 。
1 组合逻辑设计的要点是什么?
2 用中规模集成电路实现逻辑函数与用门电路实现逻辑函数的方法有什么不同?
3用译码器和数据选择器实现组合逻辑函数有何不同?
4 本次实验的收获。
实验3 触发器、 三态输出触发器及锁存器
实验预习
1 复习D锁存器及D触发器、 JK触发器的构成、 工作原理和逻辑功能及特点。
2 熟悉触发器的逻辑功能及相互转换的方法。
3 了解D锁存器及D触发器、 JK触发器的测试方法。
4 复习三态触发器和锁存器的功能及使用方法。
5 查阅手册, 了解实验中使用的触发器集成电路芯片的正确使用。
6 根据实验内容, 设计实验电路和拟出实验表格。
7 画出图3-1中电路的CP和Q的波形。
8 研究两相时钟脉冲电路和( 2/3) 分频电路的工作原理。
实验目的
1 熟悉并掌握RS、 D、 JK触发器的构成、 工作原理和功能测试方法。
2 熟悉并验证触发器的逻辑功能及相互转换的方法。
3 了解触发器的应用电路。
4 掌握三态触发器和锁存器的功能及使用方法。
5 学会用三态触发器和锁存器构成功能电路。

实验仪器
1 综合实验装置 一套
2 器件
74LS00 二输入端四与非门 1片
74LS86 两输入端四异或门 1片
74LS74 双D触发器 1片
74LS76 双JK触发器 1片
74LS75 四位D锁存器 1片
74LS373 三态输出八D锁存器 1片
实验原理说明
时序逻辑电路与组合逻辑电路不同之处在于, 它在任一节拍的稳定输出不但取决于该节拍的输入, 而且与前一节拍的状态有关。因此, 时序逻辑电路必定包含存储环节( 一般由触发器组成) 。触发器本身就是最简单的时序逻辑电路, 它的次态输出Qn+1不但取决于该时刻的输入( 例如JK触发器的信号) , 还与它的现态Qn有关。
1 触发器的逻辑功能
双稳态触发器是时序逻辑电路的基本单元电路。它具有记忆功能, 能记忆逻辑电路的状态。
双稳态触发器有两个稳定状态: 0状态和1状态。一般以Q=0, =1的状态作为1状态。无触发信号时, 触发器保持其原有的稳态不变。只有在触发信号有效时, 触发器才按照它的特性方程重新确定它的稳态( 次态) , 称为更新。次态可能与现态相同, 也可能相反。
触发形式有: 高电平触发、 低电平触发、 上升沿触发和下降沿触发以及主从触发器的脉冲触发等。
(1) RS触发器( RS锁存器)
基本RS触发器由两个与非门A, B互相交叉耦合组成, R, S为输入端, Q, 为输出端。输入端R又称置0端或复位( Reset) 端, S又称置1端或置位( set) 端, 正常条件下两个输出端一个为1, 另一个为0, 保持相反状态, 其真值表如表3-1所示。
表3-1 基本RS触发器真值表
R
S
Qn+1
0
1
0
1
0
1
1
1
不变
0
0
不变
同步RS触发器由两个与非门作引导门, 由它去控制基本RS触发器, R、 S称为数据输入端, CP端称为时钟脉冲, 作为控制信号, 故又称控制脉冲。电路状态由R、 S决定, 但必须在时钟脉冲CP的作用下, 才能使触发器翻转, 即触发器与时钟脉冲同步地工作, 故称同步或钟控RS触发器。同步RS触发器中的基本触发器, 一般仍设有直接置1端SD和直接置0端RD, 也称它们为异步输入端( R、 S也称同步输入端) , RD、 SD只允许在时钟脉冲的间歇期内酌情使用, 使用时钟负脉冲置1或置0, 以实现清零或预置数, 使之具有指定的初始状态, 不用时应将它们悬空, 也就是都接高电平。同步RS触发器的真值表如表3-2所示。
表3-2 同步RS触发器真值表
R
S
Qn+1
0
1
1
1
0
0
0
0
Qn
1
1
不变
(2) D触发器
双D型正边沿维持-阻塞型触发器74LS74的功能表如表3-3所示, 逻辑符号如图3-1所示。表中为异步置1端, 为异步置0端( 或称异步置位、 复位端) 。CP为时钟脉冲端。

表3-3 74LS74 D触发器功能表
输入
输出
预置
清除
时钟CP
D
Q

0
1
×
×
1
0
1
0
×
×
0
1
0
0
×
×
1
1
1
1
↑
1
1
0
1
1
↑
0
0
1
1
1
0
×
Q0

(a)引脚排列图及状态图
D
(b) 时序图
图3-1 74LS74
(3) JK触发器
主从JK触发器由两级RS触发器组成, 前级为主触发器, 后级为从触发器, 并将后级输入反馈到前级输入, 以消除不确定状态。在两级时钟输入端之间接一个非门, 其作用是使主、 从触发器的时钟脉冲极性相反。CP为时钟脉冲输入端, J、 K为控制输入端。主触发器有两个S端, 一个接从触发器, 一个就是J输入端, 两个S端是”与”的关系, 这个与门的输出就是前级同步RS触发器的S1输入端, R端也有两个, 一个接从触发器Q, 一个就是K输入, 两个R端也是”与”的关系, 它的输出就是前级同步RS触发器的R1输入端, 即S1=J, R1=KQ。在从触发器中, 也可引出其异步输入端和。
( a) 逻辑符号 ( b) 状态转换图
图3-2 76LS76逻辑符号和状态转换图

表3-4 74LS76功能表电路原理
输入
输出
预置
清除
时钟CP
J
K
Q

0
1
×
×
×
1
0
1
0
×
×
×
0
1
0
0
×
×
×
1*
1*
1
1
↓
0
0
Q

1
1
↓
1
0
1
0
1
1
↓
0
1
0
1
1
1
↓
1
1
触发
触发
1
1
1
×
×
Q0

图3-2是TTL的与门输入主从JK触发器74LS76的逻辑符号和状态转换图。当CP信号由高电平变到低电平时触发, 实现JK触发器的功能。置数和置零不受CP控制, 故和为直接置数和直接置零, 两者均是低电平有效。但不应同时加低电平, 否则将出现异常现象: Q和都是高电平; 当和同时回到高电平时, 触发器状态将是随机的。
(4)三态输出触发器及锁存器
74LS75是四D锁存器, 主要用于存放十进制计数器的内容。每两个D锁存器由一个锁存信号E控制, 当E为高电平时, 输出端Q随输入端D信号的状态变化, 当E由高变低时, Q锁存在E端由高变低前Q的电平上。

输入
输出
E
D
Q

1
0
0
1
1
1
1
0
0
×
Q0

( a) 引脚排列图 ( b) 功能表
图3-3 76LS75引脚排列图和功能表
74LS373是具有三态输出的八D锁存器, 它的输出端1Q~8Q可直接与总线相连。当三态允许控制端为低电平时, 1Q~8Q为正常逻辑状态, 可用来驱动负载或总线。当为高电平时, 1Q~8Q呈高阻态, 既不驱动总线, 也不为总线的负载, 但锁存器内部的逻辑操作不受影响。
当锁存允许端ST为高电平时, Q随数据D而变。当ST为低电平时, Q被锁存在已建立的数据电平。

输入
输出

ST
D
Q
0
1
1
1
0
1
0
0
0
0
×
Q0
1
×
×
Z

( a) 引脚排列图 ( b) 功能表
图3-4 76LS373引脚排列图和功能表

2 触发器的转换
触发器的转换就是用一种类型的触发器代替另一种类型的触发器。一是为了充分发挥现有器件的作用。另一原因是, 生产供应的集成触发器电路多为JK触发器和D触发器, 而不生产T触发器和T′触发器。这就需要进行触发器的转换。转换方法见表3-5。
表3-5 触发器的转换
原触发器
转换成
T触发器
T′触发器
D触发器
JK触发器
RS触发器
D
触发器
D=T⊕Qn
=T+Qn
D=

D=J+KQn
D=S+Qn
JK
触发器
J=K
K=T
J=1
K=1
J=D
K=

J=S
K=R
RS
触发器
R=TQn
S=T
R=Qn
S=
R=
S=D
R=KQn
S=J

3 触发器逻辑功能的测试
为了测试触发器的逻辑功能, 可将触发器输入端接逻辑开关。如将JK置成11, 借将触发器置成0状态, 然后向CP送入一个单脉冲, 记下Qn+1, 检验是否与功能表相符。再借将触发器置成1状态, 并向CP送入一单脉冲, 进行检验。以后依次将JK置成10、 01、 00, 重复上述步骤, 就完成了全部测试工作。
4 触发器的应用
能够利用触发器的频率特性设计其它频率的电路。如: 分频电路、 单稳电路、 冲息电路、 串行数据比较电路等。
实验内容及步骤
1 检验触发器的逻辑功能
(1) 维持-阻塞型D触发器功能测试
双D型正边沿维持-阻塞型触发器74LS74的引脚排列如图3-1所示。
表中为异步置1端, 为端异步置0端( 或称异步置位, 复位端) 。CP为时钟脉冲端。
a 分别在、 端加低电平, 观察并记录Q、 端的状态。
b 令、 端为高电平, D端分别接高、 低电平, 用单脉冲作为CP, 观察并记录当CP为0、 1时Q端状态的变化。
c 当==1, CP=0( 或CP=1) , 改变D端信号, Q端的状态是否变化?
记录上述实验数据, 表格自拟。
d 当==1, 将D和端相连, CP加连续脉冲, 用双踪示波器观察并记录Q相对于CP的波形。
(2) 负边沿JK触发器功能测试
a 将输入端接乒乓开关。
b 用手控方式输入时钟脉冲, 按功能表在J、 K端输入不同数据, 观察并记录Q、 的变化情况, 表格自拟。
2 触发器的功能转换
(1) 将JK触发器转换成D触发器并检验其功能。
按自己设计的电路图接线, 由输入单元按D触发器功能表从D端输入不同数据, 观察并记录输入Q的变化, 表格自拟。
(2) 将D触发器转换成T′触发器并检验其功能。
按自己设计的电路图接线, 由四位输入单元按T′触发器功能表从D端输入不同数据, 观察并记录输入Q的变化, 表格自拟。
3 观察波形
将CP信号送入图3-5的电路中。用双踪示波器观测CP与Q的波形。将结果与理论分析的波形相比较, 并观察电路是在上升沿触发, 还是在下降沿触发, 并记录在自拟表格中。

图3-5 观察波形电路图
4 两相时钟脉冲电路
此电路用来将单相时钟脉冲CP转换成两相时钟脉冲QA和QB。QA和QB是两个频率相同而相位不同的时钟脉冲, 故称为两相时钟脉冲。图3-6是此电路的逻辑图和波形图。

图3-6( a) 逻辑图
按图3-6( a) 连接实验电路。用双踪示波器观察并描绘下列波形:
①QA和QB; ②和QA; ③和Q。与理论分析的结果相比较。
(b)波形图
图3-6 两相时钟脉冲电路
*5( 2/3) 分频电路
此电路的输入信号CPI的频率与输出信号CPO的频率之比为3: 2。其逻辑图和波形图见图3-7。
( a) 逻辑图

( b) 波形图
图3-7 ( 3/2) 分频电路
按图3-7( a) 连接实验线路。用双踪示波器观察并描绘下列波形:
①CPI和CPO; ②QA和QB。
比较输入和输出脉冲的频率。分析所测波形和频率是否与理论分析的结果相符合。
6 三态输出触发器及锁存器的功能及应用
( 1) 验证74LS75四位D锁存器的功能, 并将实验数据记录下来
( 2) 用74LS75组成数据锁存器
将74LS75的输入端1D~4D接逻辑开关作为数据输入端, E1和E2接到一起作为锁存选通信号ST, 1Q~4Q分别接到发光二极管, 观察由发光二极管显示的输出数据。
( 3) 验证74LS373三态输出八D锁存器的功能, 并将实验数据记录下来
注意和ST信号对输入、 输出数据的影响, 体会高阻态的意义。
实验记录
1 表3-6 TTL D触发器功能测试记录

CP
D
Qn
Qn+1
01
×
×
0

1

10
×
×
0

1

11
↑
0
0

1

11
↑
1
0

1

2 表3-7 JK触发器动作功能测试记录
顺序
J
K
Q

1

2

3

4

3 表3-8 将JK触发器转换为D触发器的实验结果记录
D
Q

1

0

实验报告及思考
实验报告要求:
实验项目名称、 要求、 内容及步骤( 包括逻辑图/逻辑符号、 实验记录结果) , 并回答以下问题。
1 RS锁存器有哪些缺点?
2 绘出实测所得的两相时钟电路和( 3/2) 分频电路的波形图, 并从理论上加以分析。
3 TTL触发器若要使异步置位端和异步复位端起作用, 应加什么电平? 这些端子在不使用时应怎样连接?
4 比较74LS75与74LS373的异同, 总结锁存器的组成、 功能和应用。
实验4 计数器及其应用
实验预习
1 仔细阅读实验指导书, 了解实验内容和步骤。
2 复习同步计数器和异步计数器的工作原理和逻辑功能。
3 学会设计N进制计数器。
4 拟出实验内容的相关实验电路图。
实验目的
1 进一步掌握计数器的工作原理和逻辑功能。
2 掌握中规模集成计数器逻辑功能的测试方法。
3 熟悉用中规模集成计数器实现N进制计数器的几种方法。
4 学习分析和排除故障的方法。
实验仪器
1 综合实验装置 一套
2 器件:
74LS192 双时钟同步十进制可逆计数器 2片
74LS161 同步4位二进制加计数器 2片
74LS00 四-2输入与非门 1片

实验原理说明
1时序逻辑电路分析
图4-1 六分频电路

如以图4-1中电路的端作为输出端, Q3端作为输出端, 由图4-2可见, 输出脉冲的频率为输出脉冲频率的六分之一, 故为六分频电路。由图4-3还可得, 输出脉冲的占空比为50%。

图4-2 时序图
计数器和寄存器是在计算机和其它数字系统中广泛应用的两种时序逻辑功能部件。计数器的基本功能是统计时钟脉冲的个数, 就是实现计数操作, 也可用于分频、 定时、 产生节拍脉冲等。寄存器的基本功能是存储或传输二进制数码表示的数据或信息, 就是完成代码的寄存、 移位、 传输操作。
2 计数器
表4-1 常见计数器
类型
TTL
十进制
同步
递增
异步清除
74LS160
同步清除
74LS162
可逆
单时钟
74LS168 74LS190
双时钟
74LS192
异步
二-五-十进制
74LS196 74LS90
74LS290
双十进制
74LSLS90( 异步)
四位二进制
同步
递增
异步清除
74LS161
同步清除
74LS163
可逆
单时钟
74LS169 74LS191
双时钟
74LS193
异步
二-八-十六进制
74LS197 74LS93
74LS293
双四位二进制
74LS393( 异步)
异步
二-六-十二进制
74LS92
七位二进制

十二位二进制

十四位二进制

74LS192是同步十进制可逆计数器( 双时钟, 可预置) , 74LS161是同步4位二进制加计数器  , 其引脚排列图见图4-3。

中规模集成计数器多为二进制或十进制。可用反馈归零法和反馈置数法将之转换成N进制计数器。
⑴ 反馈清零法
在计数过程中, 将某个中间状态N1反馈清除端, 使计数器返回到零重新开始计数。这样, 就可将模较大的计数器作为模较小( 模为N) 的计数器使用。如为异步清除, 则N = N1, 有毛刺; 如为同步清除, 则N=N1+1, 而且无毛刺。
⑵ 反馈置数法
共有三种方法。第一种方法是将某个中间状态N1反馈到置数端, 并将数据输入端全部接零。当计数到N1时, 如为同步置数, 则在下一拍计数器回到零状态, 再从零开始计数到N1。因此计数的模N=N1+1。无毛刺。如为异步置数, 则计数器立即回到零, N1随之立即消失, 再从零开始计数。这时的模N = N1, 且有毛刺。
第二种方法是将模为N1的计数器的进位信号反馈到置数端, 并将数据输入端置成最小数N2。假设是同步置数, 则N=N1-N2; 而异步置数的N=N1-N2-1。
第三种方法是将数据输入端置成最小数N2, 并将计数过程的某一中间状态N1反馈到置数端。计数到N1后再从N2开始重新计数。如为同步置数, 则构成计数序列为N1到N2、 模N=N1-N2+1的计数器。如为异步置数, 则构成计数序列由N2到( N1-1) 、 模N=N1-N2的计数器。
实验内容及步骤
1 用两片74LS192设计实现2位十进制加计数器/24进制加计数器。
a 用两片74LS192设计实现2位十进制加计数器。先将计数器置零, 然后输入计数脉冲, 进行由00到99的计数, 并用LED显示计数结果。
b 在2位十进制加计数器的基础上, 引入反馈, 组成24进制加计数器, 由00到23的计数, 并用LED显示计数结果。
要求: 分别用反馈清零法和反馈置数法组成。
2 用两片74LS192设计实现2位十进制减计数器/24进制减计数器实验
a 用两片74LS192设计实现2位十进制减计数器。实现从99到00的递减计数。要求减到00时, 发出一信号。
b 在2位十进制减计数器的基础上, 引入反馈, 组成24进制减计数器, 由23到00的计数, 并用LED显示计数结果。
3 用2片74LS161组成24进制计数器, 并用LED显示计数结果。
实验记录
1 记录实验数据和波形。
2 说明实验过程中遇到的问题及解决的方法。
实验报告及思考
实验报告要求:
实验项目名称、 要求、 内容及步骤( 包括逻辑电路图、 实验记录结果) , 并回答以下问题。
1 说明构成任意进制的两种方法。
2 在组成24进制减计数器时, 能否用借位输出BO来产生反馈信号? 为什么?
3 同样是用反馈清零法实现24进制加计数器, 采用74192与采用74161实现时是否有不同? 请具体说明。
192 8进制 、 100进制、 24进制加减、 16进制加两种方法
161 24进制加法, 实验5 寄存器及序列信号发生器
实验预习
1 熟悉寄存器74LS164、 74LS165、 74LS194的功能及使用。
2 拟出实验内容1的实验电路和数据表格, 分析每个实验步骤中寄存器的状态。
3 拟出实验内容2、 3、 4、 5、 6的实验电路图, 画出状态图。
4 如何使环形(或扭环)计数器出现无效状态?
5 了解计数器和移位寄存器构成序列发生器的原理与方法
实验目的
1 进一步掌握移位寄存器的工作原理和逻辑功能。
2 掌握中规模集成移位寄存器逻辑功能的测试方法。
3 掌握用集成移位寄存器构成环形计数器、 扭环计数器、 奇数分频器的方法。
4 巩固移位寄存器、 环行计数器和扭环计数器的知识。
5 学会并掌握计数器和移位寄存器构成序列发生器。
实验仪器
1 综合实验装置 一套
2 器件:
74LS138 3-8译码器 1片
74LS164 4位移位寄存器( 串入-并出) 1片
74LS165 4位移位寄存器( 并入-串出) 1片
74LS194 4位移位寄存器( 并入-并出) 1片
74LS00 四-2输入与非门 1片
实验原理说明
1 寄存器和移位寄存器
寄存器是计算机和其它数字系统中用来储