2010年4月高等教育自学考试《计算机系统结构》试题及答案.pdf

20102010 年年 4 4 月高等教育自学考试计算机系统结构月高等教育自学考试计算机系统结构课程代码：02325一、单项选择题(本大题共 10 小题，每小题 1 分,共 10 分)在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均不得分。1在计算机系统结构设计中，提高软件功能实现的比例可()A提高解题速度B减少需要的存储器容量C提高系统的灵活性D提高系统的性能价格比2浮点数表示的尾数的基rm=16，尾数长度 p=8，可表示的规格化最大正尾数的值是(A1256B12C1516D2552563下列数据存储空间为隐含寻址方式的是()ACPU 中的通用寄存器B主存储器CIO 接口中的寄存器D堆栈4当计算机系统执行通道程序完成输入输出工作时，执行通道程序的是()ACPUB通道CCPU 和通道D指定的外设5下列有关中断的叙述正确的是()A中断响应的次序是由硬件决定的B中断处理的次序是由硬件决定的C中断处理的次序是不可改的D中断响应的次序是可灵活改变的6与虚拟存储器的等效访问速度无关的是()A访存页地址流B页面替换算法C主存的容量D辅存的容量7非线性流水线的特征是()A一次运算中使用流水线中的多个功能段B一次运算中多次使用流水线中的某些功能段C流水线中某些功能段在各次运算中的作用不同D流水线的各功能段在不同的运算中可以有不同的连接8属于集中式共享存储器结构的SIMD 计算机是()AILLIAC IVBBSPCCM-2DMP-19指令执行结果出现异常而引起的中断是()1A程序性中断C机器校验中断BIO 中断D外部中断10下列关于脉动阵列机的描述，错误的是()A脉动阵列机是由一组内部结构相同的处理单元构成的阵列B脉动阵列机结构简单、规整，模块化强，可扩充性好C脉动阵列机不适用于要求计算量大的信号图像的处理D脉动阵列机各 PE 间数据通信距离短、规则，使数据流和控制流的设计、同步控制等均简单、规整二、填空题(本大题共 10 小题，每小题 2 分，共 20 分)请在每小题的空格中填上正确答案。错填、不填均不得分。11使用多处理机的主要目的是用多个处理机_执行多个任务来提高_。12指令的操作码优化编码方法有_和_。13在可表示浮点数的负数区间，规格化浮点数的最大负数值由尾数的_与阶码的_组合而成。14输入输出系统的发展经历了三个阶段，对应于三种方式，即_、直接存储器访问(DMA)及_方式。15若 TS是通道的设备选择时间，TD是通道传送一个字节数据的传送时间，P 为通道连接的外设台数，n 为每台外设需要传送的字节数，那么，字节多路通道完成数据传送的时间Tbyte=_，选择通道完成数据传送的时间Tselect=_。16Cache 存储器系统是由_和_构成的二级存储系统。17解释一条机器指令的微操作可归并成取指令、_和_三个部分。18分布式存储器结构的并行处理机的每个处理单元PE 都有自己的_存储器，只能被_直接访问。19程序员编程用的地址是_，主存物理地址是程序在主存中的_。20根据对数据令牌处理方式的不同，可以把数据流计算机的结构分成_和_两类。三、简答题(本大题共 5 小题，每小题 6 分，共 30 分)21简述实现软件移植的统一高级语言途径存在的问题。22简述设计 RISC 结构采用的基本技术。23设某系统的中断源的中断请求优先级分为4 级，从高到低为 l、2、3、4。设中断级屏蔽位为“1”，对应屏蔽；中断级屏蔽位为“0”，对应开放。要求中断处理次序与中断响应次序相同，请给出各级中断处理程序中断级屏蔽位的设置。(要求：先进行文字说明，再画出中断级屏蔽位表)24设指令由取指、分析、执行和存结果四个子部件组成，每个子部件经过时间为t，连续执行 12 条指令。画出在度 m 为 3 的超流水线处理机上工作的时空图。25画出 ILLIAC IV 处理单元的互连结构，用PUi表示第 i 个处理单元(i=0，l，63)。四、简单应用题(本大题共 2 小题，每小题 10 分，共 20 分)226设有一条 3 段流水线，各段执行时间依次为t、3t 和t。(1)分别计算连续输入 3 条指令和连续输入 30 条指令时的实际吞吐率和效率。(2)将瓶颈段细分为 3 个独立段，各子段执行时间均为 At，分别计算改进后的流水线连续输入 3 条指令和连续输入 30条指令时的实际吞吐率和效率。(3)比较(1)和(2)的结果，给出结论。27在多处理机上，给定表达式为：E=a(b+c(d+e(f+gh)，利用减少树高来尽可能加快运算速度，求(1)画出在 3 台处理机上并行运算的树形流程图。(2)当处理机数 P=3 时，确定运算级数 Tp、单处理机级数 T1、加速比 SP和效率 EP的值。五、综合应用题(本大题共 2 小题，每小题 10 分，共 20 分)28一个由高速缓冲存储器与主存储器组成的二级存储系统，已知主存容量为1M 字，高速缓存容量为 32K 字。采用组相联地址映象与变换，缓存共分8 组，主存与缓存的块的大小均为64 字。(1)画出主存与缓存的地址格式，说明各字段名称与位数。(2)假设缓存的存取周期为20ns，命中率为 0.95，采用缓存后的加速比要达到10，计算主存的存取周期。29具有 N=2n个输入端的 omega 网络，采用单元控制。(1)N 个输出端总共有多少种不同的排序?以 N=3 为例说明。(2)限定只能用 omega 网络一次，可以实现多少种输入端与输出端不发生冲突的不同置换连接?(3)N=8 时，计算 omega 网络只使用一次能实现的置换连接数占全部可能的置换连接数的百分比。34567