基于VHDL语言信号发生器的设计.EDA课程设计.doc
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1、 基于VHDL语言信号发生器设计 1、设计目标 1) 掌握使用EDA 工具设计信号发生器系统设计思绪和设计方法,体会使用EDA综合过程中电路设计方法和设计思绪不一样,了解层次化设计理念。 2) 熟悉在Quartus II环境中,用文本输入方式与原理图输入方式完成电路设计,同时掌握使用这两种方式相结合EDA 设计思绪。 3) 经过这一部分学习,对VHDL 语言设计方法进行深入学习,对其相关语言设计规范进行更深层次掌握,能够愈加熟练做一些编程设计 2、设计主要内容和要求 经过使用VHDL 语言及Quartus II软件,设计多功效信号发生器每个模块,将正弦波模块,方波模块,三角波模块,阶梯波模块创
2、建对应元件符号,同时设计好4选1数据选择器模块,再经过原理图输入方式,将各个模块组合起来,设计成一个完整多个信号发生器电路,同时将各个模块单独进行仿真,设计各个模块仿真波形,最终进行总原理图电路仿真,设计该信号发生器总仿真波形。 信号发生器:表现在它能自动实现四种波形转换。 依照题目标分析与整体构思可知,要完成设计任务必须完成以下要求: 1、 设计好用于波形切换四路数据选择器 selector4_1; 2、 设计好用于总电路设计各个信号输出模块; 3、 设计好数模(D/A)转换器。 3、整体设计方案 基本设计方案:在现有单一信号发生器基础上,加上其它信号模块,经过组合与设计,用数模转换器(D/
3、A)将选中信号源发出信号由数字信号转换为模拟信号,再用示波器显示出来,其信号发生器结构框图如图3.1所表示。信号发生器由各个单一信号模块组合而成,其中信号产生模块将产生所需各种信号,信号发生器控制模块能够用数据选择器实现,用4选1数据选择器实现对四种信号选择。最终将波形数据送入 D/A 转换器,将数字信号转换为模拟信号输出。用示波器测试D/A 转换器输出,能够观察到4种信号输出。 时钟信号信号产生信号控制D/A转换输出信号选择信号 图3.1 信号发生器结构框图 经过查找资料把各类信号模块程序输入到Quartus 中进行运行仿真,每一步都要慎重小心,错误难免,还需要经过书本和资料一一更正。 最终
4、,在前面模块做好基础上再考虑怎样输出波形问题,经过对四种波形采样就能够得到。 4、硬件电路设计与软件设计 依照题目分析与整体构思可知,要完成设计任务必须设计出以下模块: 4.1正弦波发生器实现 该模块产生以64个时钟为一个周期正弦波。 其VHDL 语言源程序代码以下所表示: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;- 打开库文件 USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sinqi IS PORT ( clk : IN STD_LOGIC;-申明clk是标准逻辑位类型输入端口 clr : IN STD_LOGIC
5、; -申明clr是标准逻辑位类型输入端口 d : OUT integer range 0 to 255); -申明d是标准逻辑向量类型 -输出端口 END sinqi; ARCHITECTURE sinb OF sinqi IS BEGIN PROCESS(clr,clk) variable temp:integer range 0 to 63; BEGIN IF clr=0 THEN dddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddddnull; -当temp值不是选择值,Q 作未知 -处理 END CASE; E
6、ND IF; END PROCESS; END sinb; 4.2 方波信号发生器实现该模块产生方波,是经过交替送出全0和全1实现,每16个时钟翻转一次。 其VHDL 语言源程序代码以下所表示: LIBRARY IEEE;-打开库文件 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fangboqi IS PORT (clk: IN STD_LOGIC;-申明clk是标准逻辑位类型输入端口 clr: IN STD_LOGIC;-申明clr是标准逻辑位类型输入端口 q: OUT STD_LOGIC_VECT
7、OR(7 DOWNTO 0);-申明q是标准逻辑 -向量类型输出端口 END fangboqi; ARCHITECTURE fangbo1 OF fangboqi IS -结构体说明 SIGNAL a: STD_LOGIC; BEGIN PROCESS(clk,clr) VARIABLE tmp:std_logic_vector(3 downto 0) ; -变量定义 BEGIN IF clr=0 THEN a=0; ELSIF clkevent AND clk= 1 THEN -clk为上升沿 IF tmp=1111 THEN tmp:=0000; ELSE tmp:=tmp+1; END
8、IF; IF tmp1000 THEN a=1; ELSE a=0; END IF; END IF; END PROCESS; PROCESS(clk,a) BEGIN IF clkevent AND clk= 1 THEN -clk为上升沿 IF a=1 THEN q=11111111; -q赋值 ELSE q=00000000; -q赋值 END IF; END IF; END PROCESS; -结束进程 END fangbo1; -结束结构体 4.3 三角波信号发生器实现 该模块产生三角波形以64个时钟为一个周期,输出q每次加减8 其VHDL 语言源程序代码以下所表示: LIBRARY
9、 IEEE; -打开库文件 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY sjbo IS PORT (clk : IN STD_LOGIC;-申明clk是标准逻辑位类型输入端口 clr : IN STD_LOGIC;-申明clr是标准逻辑位类型输入端口 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-申明q是标准逻辑 -向量类型输出端口 END sjbo; ARCHITECTURE sjqi OF sjbo IS -结构体说明 BEGIN PROCESS(clk,clr) VA
10、RIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0); -变量说明 VARIABLE a:STD_LOGIC; BEGIN IF clr=0 THEN tmp:=00000000; ELSIF clkevent AND clk=1 THEN -clk为上升沿 IF a=0 THEN IF tmp=11111000 THEN tmp:=11111111; a:=1; ELSE tmp:=tmp+8; END IF; ELSE IF tmp=00000111 THEN tmp:=00000000; a:=0; ELSE tmp:=tmp-8; END IF; END IF
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