工学组合逻辑电路.pptx
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1、新编21世纪高等职业教育信息类规划教材数字电路电子教案主 编 徐新艳第第3章章 组合逻辑电路组合逻辑电路 学习目标学习目标1了解组合逻辑电路的分析方法、设计方法。了解组合逻辑电路的分析方法、设计方法。2理理解解编编码码器器、译译码码器器、数数据据选选择择器器/分分配配器器等等常常用用组组合合逻逻辑辑电电路路的的基基本本概概念念,掌掌握握它它们们的的功功能能及及使使用用方法。方法。3了解克服竞争与冒险的方法。了解克服竞争与冒险的方法。第第3章章 组合逻辑电路组合逻辑电路组组合合逻逻辑辑电电路路在在任任意意时时刻刻的的输输出出信信号号的的逻逻辑辑值值仅仅取取决决于于该该时时刻刻输输入入信信号号逻逻
2、辑辑取取值值的的组组合合,而而与与电电路路原原来来所所处处的状态无关。的状态无关。组组合合逻逻辑辑电电路路一一般般有有若若干干个个输输入入端端,一一个个或或若若干干个个输输出出端。端。3.1 组合逻辑电路的分析组合逻辑电路的分析3.2 组合逻辑电路的设计组合逻辑电路的设计3.3 常用的组合逻辑电路常用的组合逻辑电路 3.3.1 加法器加法器 3.3.2 编码器和优先编码器编码器和优先编码器 3.3.3 译码器译码器 3.3.4 数值比较器数值比较器 3.3.5 数据选择器与分配器数据选择器与分配器 3.3.6 算术逻辑单元算术逻辑单元第第3章章 组合逻辑电路组合逻辑电路3.4 组组合合逻逻辑辑
3、电电路路的的竞竞争争与与冒险冒险 3.3.1 竞争与冒险竞争与冒险 3.3.2 冒险的判断冒险的判断 3.3.3 消除冒险的方法消除冒险的方法3.1 组合逻辑电路的分析组合逻辑电路的分析 分析组合逻辑电路的步骤如图所示。组合逻辑图逻辑表达式最简表达式确定电路功能真值表推导化简列表分析例例3-1 分析图示逻辑电路。分析图示逻辑电路。解解:根根据据逻逻辑辑图图,写写出出输输出出S和和C的的表达式表达式S=A B;C=AB 根根据据表表达达式式列列真真值值表表。分分析析表表可可见见,若若把把A,B看看成成是是两两个个1位位二二进进制制数数,S就就是是二二者者之之和和,C是是进进位位。该该电电路路只只
4、考考虑虑本本位位两两数数相相加加的的和和以以及及向向高高位位的的进进位位,不不考考虑虑低低位位进进位位,称称之之为半加器。为半加器。3.1 组合逻辑电路的分析组合逻辑电路的分析 ABCS0000010110011110例例3-2 分析图示电路。分析图示电路。解:由图知解:由图知F1 A B;F2 C D;FF1 F2列列真真值值表表。可可见见,当当输输入入A,B,C,D中中1的的总总个个数数为为奇奇数数时时,输输出出F为为0;反反之之,F为为1。所所以以F逻逻辑辑取取值值反反映映了了四四个个输输入入信信号号中中含含1的的总总个个数数是是奇奇数数,还还是是偶偶数数,因因此此,该该电电路路实实现现
5、了了4位位奇奇偶偶校校验验功功能能,被被称称为为4位奇偶树或奇偶校验电路。位奇偶树或奇偶校验电路。3.1 组合逻辑电路的分析组合逻辑电路的分析A B C D F1F2F0000111000110000101000011111010001001010010110001011101010000101001001101000110110101100111110110011101001111111设计组合逻辑电路的步骤如图所示。逻辑表达式化简变换真值表逻辑图分析功能要求规定输入输出变量消除冒险3.2 组合逻辑电路的设计组合逻辑电路的设计例例3-3 试设计一个全加器。试设计一个全加器。解解:与与半半加加
6、器器相相比比,全全加加器器要要考考虑虑低位来的进位。低位来的进位。设设:全全加加器器用用于于二二进进制制数数第第i位位的的运运算算,Ai,Bi为为加加数数,Ci为为低低一一位位来来的的进进位位输输入入,Si为为本本位位和和,Ci+1为为向向高高一一位位的的进进位位,全全加加器器的的真真值值表表如如表表所示,由真值表得所示,由真值表得 Si Ai Bi CiCi+1Ai Bi(Ai Bi)Ci3.2 组合逻辑电路的设计组合逻辑电路的设计输入输入输出输出AiBiCiCi+1Si0000000101010010111010001101101101011111根据所得全加器表达式根据所得全加器表达式
7、Si Ai Bi Ci;Ci+1Ai Bi(Ai Bi)Ci画画全全加加器器逻逻辑辑图图如如图图(a)所所示示。图图(b)是是其其逻逻辑辑符符号号,“总限定符号总限定符号”“”表示输出是对输入信号的求和运算。表示输出是对输入信号的求和运算。3.2 组合逻辑电路的设计组合逻辑电路的设计3.3 常用的组合逻辑电路常用的组合逻辑电路3.3.1 3.3.1 加法器加法器加法器加法器依依依依次次次次将将将将低低低低位位位位全全全全加加加加器器器器的的的的进进进进位位位位输输输输出出出出端端端端接接接接到到到到高高高高位位位位全全全全加加加加器器器器的的的的进进进进位位位位输输输输入端,可以实现多位加法运
8、算。入端,可以实现多位加法运算。入端,可以实现多位加法运算。入端,可以实现多位加法运算。3.3 常用的组合逻辑电路常用的组合逻辑电路3.3.1 3.3.1 加法器加法器加法器加法器1 1、串行进位加法器、串行进位加法器、串行进位加法器、串行进位加法器图图图图示示示示为为为为4 4位位位位加加加加法法法法电电电电路路路路。由由由由于于于于每每每每一一一一位位位位相相相相加加加加结结结结果果果果必必必必须须须须等等等等到到到到低低低低位位位位进进进进位位位位产产产产生生生生后后后后才才才才能能能能建建建建立立立立,因因因因此此此此这这这这种种种种结结结结构构构构称称称称作作作作逐逐逐逐位位位位进进
9、进进位位位位加加加加法法法法器器器器或串行进位加法器。或串行进位加法器。或串行进位加法器。或串行进位加法器。3.3 常用的组合逻辑电路常用的组合逻辑电路3.3.1 3.3.1 加法器加法器加法器加法器1 1、串行进位加法器、串行进位加法器、串行进位加法器、串行进位加法器串串串串行行行行进进进进位位位位加加加加法法法法器器器器的的的的优优优优点点点点是是是是电电电电路路路路结结结结构构构构比比比比较较较较简简简简单单单单,缺缺缺缺点点点点是是是是运运运运算算算算速度慢。速度慢。速度慢。速度慢。为克服速度慢的缺点,可以采用超前进位加法器。为克服速度慢的缺点,可以采用超前进位加法器。为克服速度慢的缺
10、点,可以采用超前进位加法器。为克服速度慢的缺点,可以采用超前进位加法器。3.3 常用的组合逻辑电路常用的组合逻辑电路3.3.1 3.3.1 加法器加法器加法器加法器2 2、超前进位加法器、超前进位加法器、超前进位加法器、超前进位加法器超超超超前前前前进进进进位位位位是是是是考考考考虑虑虑虑加加加加到到到到第第第第i i位位位位的的的的进进进进位位位位输输输输入入入入信信信信号号号号由由由由两两两两个个个个加加加加数数数数A A、B B在在在在第第第第i i位位位位以以以以前前前前的的的的各各各各位位位位状状状状态态态态共共共共同同同同决决决决定定定定,也也也也就就就就是是是是说说说说第第第第i
11、 i位位位位的的的的进进进进位位位位输输输输入入入入信信信信号号号号C Ci i可可可可由由由由A Ai i1 1A Ai i2 2A A0 0和和和和B Bi i1 1B Bi i2 2B B0 0直直直直接接接接运运运运算算算算,如如如如图图图图所所所所示示示示,而而而而无无无无需需需需再再再再从从从从最最最最低低低低位位位位开开开开始始始始向向向向高高高高位位位位逐逐逐逐位位位位传传传传递递递递进进进进位位位位信信信信号号号号。7428374283是是是是采采采采用用用用超超超超前前前前进进进进位位位位的的的的4 4位位位位加加加加法器,逻辑符号如图所示。法器,逻辑符号如图所示。法器,逻
12、辑符号如图所示。法器,逻辑符号如图所示。QPA0B0C3A1A2A3C0S3B1B2B30033COCIS0S1S213145314126215971110VCC:16;GND:8033.3 常用的组合逻辑电路常用的组合逻辑电路3.3.2 3.3.2 编码器和优先编码器编码器和优先编码器编码器和优先编码器编码器和优先编码器 1 1编码器编码器编码器编码器(1 1)编码)编码)编码)编码用文字、符号或数码表示特定对象的过程。用文字、符号或数码表示特定对象的过程。用文字、符号或数码表示特定对象的过程。用文字、符号或数码表示特定对象的过程。(2 2)编码器)编码器)编码器)编码器能够完成编码的电路。
13、能够完成编码的电路。能够完成编码的电路。能够完成编码的电路。(3 3)编码器的特点)编码器的特点)编码器的特点)编码器的特点有有有有多多多多个个个个输输输输入入入入端端端端、多多多多个个个个输输输输出出出出端端端端,每每每每一一一一个个个个输输输输入入入入端端端端线线线线代代代代表表表表一一一一个个个个数数数数符符符符,而而而而全全全全部部部部输输输输出出出出线线线线状状状状态态态态代代代代表表表表与与与与某某某某一一一一个个个个输输输输入入入入数数数数符符符符相相相相对对对对应应应应的的的的二二二二进进进进制制制制代代代代码码码码。在在在在任任任任意意意意时时时时刻刻刻刻编编编编码码码码器器
14、器器只只只只能能能能有有有有一一一一个个个个输输输输入入入入端端端端有有有有信信信信号号号号输输输输入。入。入。入。例例3-4 设计一个八进制设计一个八进制-二进制编码器。二进制编码器。解解:根根据据题题意意可可知知,输输入入八八个个数数字字07,分分别别用用A0A7表表示示;输输出出二二进进制制数数应应为为3位位,分分别别用用F2,F1,F0表示。列编码真值表(简称编码表)如表所示。表示。列编码真值表(简称编码表)如表所示。3.3 常用的组合逻辑电路常用的组合逻辑电路输 入输出A0A1A2A3A4A5A6A7F2F1F0100000000000100000000100100000010000
15、1000001100001000100000001001010000001011000000001111根据编码表可求得:根据编码表可求得:F2A4A5A6A7;F1A2A3A6A7;F0A1A3A5A7用用或或门门实实现现编编码码器器,画画逻逻辑辑图图如如图图所所示示。由由于于该该编编码码器器有有8个输入端,个输入端,3个输出端,所以又称为个输出端,所以又称为8-3线编码器。线编码器。3.3 常用的组合逻辑电路常用的组合逻辑电路3.3.2 3.3.2 编码器和优先编码器编码器和优先编码器编码器和优先编码器编码器和优先编码器 2 2优先编码器优先编码器优先编码器优先编码器允允允允许许许许几几几
16、几个个个个信信信信号号号号同同同同时时时时输输输输入入入入,但但但但电电电电路路路路只只只只对对对对其其其其中中中中优优优优先先先先级级级级别别别别最最最最高高高高的的的的一个信号编码,即优先编码的编码器。一个信号编码,即优先编码的编码器。一个信号编码,即优先编码的编码器。一个信号编码,即优先编码的编码器。例例例例3-5 3-5 分析分析分析分析10-410-4线优先编码器线优先编码器线优先编码器线优先编码器74 14774 147。下图所示是。下图所示是。下图所示是。下图所示是74 74 147147逻辑符号,下表所示是其功能表。逻辑符号,下表所示是其功能表。逻辑符号,下表所示是其功能表。逻
17、辑符号,下表所示是其功能表。HPRI/BCDVCC:16;GND:83214567898421111213123451014679十进制数输入输出90011080101117011100060111100150111110104011111101130111111110020111111111011011111111111001111111111111解:分析图表,解:分析图表,147输入低电平有效,大数优先编码,输入低电平有效,大数优先编码,BCD反码输出。电路反码输出。电路将将9线数据进行线数据进行4线线8421BCD大数优先编码,并输出反码。编码器省略了大数优先编码,并输出反码。编码器省
18、略了0数数据输入线,原因是当据输入线,原因是当 均为高电平时,编码器认为输入信号为数据均为高电平时,编码器认为输入信号为数据“0”,因此,输出十进制数,因此,输出十进制数0的的BCD反码,相当于十进制数反码,相当于十进制数0被编码。被编码。下下图图所所示示为为8-3线线优优先先编编码码器器74HC148的的逻逻辑辑符符号号:8位位输输入入,3位位二二进进制制编编码码输输出出,输输入入、输输出出均均为为低低电电平平有有效效。各各门门输输入入端端小小圈圈不不仅仅表表示示逻逻辑辑非非,还还表表示示是是以以逻逻辑辑0电电平平作作为为有有效效工工作作电电平平。为为了了扩扩展展功功能能,电电路路增增加加了
19、了使使能能输输入入端端 (低低电电平平有有效效)、优优先先编编码码标标志志输输出出端端 (低电平有效)、使能输出端(低电平有效)、使能输出端EO(高电平有效)。功能表如下表所示。(高电平有效)。功能表如下表所示。输 入输出11111101111111111110000000100100101001101001001110110100111110001001111110101001111111100100111111111101利用使能端可将多片编码器连接起来,扩展线数。例如,用两片74HC148实现16-4线优先编码,连接图如图所示。3.3 常用的组合逻辑电路常用的组合逻辑电路3.3.3 译码
20、器译码器译译码码是是编编码码的的反反过过程程。译译码码是是将将给给定定代代码码转转换换成成特特定定信信号号或或另另一一种种形形式式的的代代码码。完完成成译译码码的的电电路路称称为为译译码码器器,也也称称解码器。解码器。3.3 常用的组合逻辑电路常用的组合逻辑电路3.3.3 译码器译码器1 1二进制译码器二进制译码器二进制译码器二进制译码器二二二二进进进进制制制制译译译译码码码码器器器器又又又又称称称称全全全全译译译译码码码码器器器器,它它它它有有有有NN个个个个输输输输入入入入端端端端,2 2NN个个个个输输输输出出出出端端端端,把把把把NN个个个个输输输输入入入入视视视视为为为为二二二二进进
21、进进制制制制数数数数,对对对对应应应应每每每每一一一一种种种种输输输输入入入入取取取取值值值值组组组组合合合合,只有一个输出端是有效电平,其它输出端均为无效电平。只有一个输出端是有效电平,其它输出端均为无效电平。只有一个输出端是有效电平,其它输出端均为无效电平。只有一个输出端是有效电平,其它输出端均为无效电平。3.3 常用的组合逻辑电路常用的组合逻辑电路图图示示是是2-4线线译译码码器器逻逻辑辑图图,输输入入为为A1、A0,输输出出为为Y0Y3,译译 码码 表表 如如 表表 所所 示示。可可 见见,当当A1A0由由00011011时时,Y0Y3轮轮流流输输出出高高电电平平,即即译码器输出高电平
22、有效。译码器输出高电平有效。输入输出A1A0Y3Y2Y1Y0000001010010100100111000图图示示是是3-8线线译译码码器器74LS138的的逻逻辑辑符符号号,输输入入为为3位位二二进进 制制 数数,有有 8个个 低低 电电 平平 互互 斥斥 的的 输输 出出。使使 能能 控控 制制 ,E1高电平有效,高电平有效,、低电平有效。功能表如下表所示。低电平有效。功能表如下表所示。使能控制输入输入输出11111111111111111101111111110000001111111100001101111111000101101111110001111101111100100111
23、10111100101111110111001101111110110011111111110BIN/OCTVCC:16;GND:8421EN654312354611107915141312A1A0A2E10127利利用用两两片片74LS138可可以以实实现现4-16线线译译码码功功能能,如如图图所所示示。图图中中,4位位输输入入为为ABCD,A为为最最高高位位。当当A0时时,片片工工作作;A1时,片时,片工作。工作。BIN/OCT421EN6543CDB0127BIN/OCT421EN6543A01271利用全译码器作地址译码器来选通芯片的示意图。利用全译码器作地址译码器来选通芯片的示意图。
24、3.3 常用的组合逻辑电路常用的组合逻辑电路3.3.3 译码器译码器2码制变换译码器码制变换译码器码制变换译码器能将一种码制(或数制)的代码转换成另码制变换译码器能将一种码制(或数制)的代码转换成另一种码制(或数制)的代码。一种码制(或数制)的代码。通常码制变换器的输出端数通常码制变换器的输出端数M2N(N为输入端数),所为输入端数),所以又被称为部分译码器。以又被称为部分译码器。74LS42是是4-10线线译译码码器器,可可以以接接收收高高电电平平有有效效的的4位位8421BCD码码输输入入,并并提提供供10个个互互斥斥低低电电平平有有效效输输出出,若若输输入入二二进进制制码码大大于于9,则
25、所有输出均为高电平。功能及逻辑符号如下。,则所有输出均为高电平。功能及逻辑符号如下。BCD/DEC地:8VCC:1642165431514131256971234A1A0A2A301278891011十进制BCD码输入输出逻辑符号A3A2A1A0000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110无效码1010全部为11011110011011110
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