第6VHDL与原理图层次型溷合设计.pptx
《第6VHDL与原理图层次型溷合设计.pptx》由会员分享,可在线阅读,更多相关《第6VHDL与原理图层次型溷合设计.pptx(53页珍藏版)》请在咨信网上搜索。
1、6.1 自底向上混合设计自底向上混合设计 6.1.1 自底向上混合设计流程自底向上混合设计流程 自底向上(BotomUp)的方法是一种传统的设计思想。设计者首先将各种基本单元,如各种逻辑门以及加法器、选通器等做成基本单元库,然后调用它们,逐级向上组合,直到设计出自己满意的系统为止。自底向上混合设计流程如图6.1所示。6.1 自底向上混合设计自底向上混合设计6.1.1 6.1.1 自底向上混合设计流程自底向上混合设计流程6.1 自底向上混合设计自底向上混合设计6.1.2 1位二进制全加器设计位二进制全加器设计一位二进制半加器真值表如表6.1所示。其中a、b是输入端,So是和、co进位端。表6.1
2、 一位二进制半加器真值表6.1 自底向上混合设计自底向上混合设计1.建立工程建立工程 建立一个工程名为f_adder的工程文件,如图6.2所示:图6.2 f_adder的工程项目图 6.1 自底向上混合设计自底向上混合设计2.建立文件建立文件 建立三个VHDL文本文件,分别命名为h_adder.vhd(半加器文件名)、or_2.vhd(或门文件名)和f_adder.vhd(全加器文件名),并保存,如图6.3所示。图 6.36.1 自底向上混合设计自底向上混合设计3.输入代码并打包入库输入代码并打包入库 在每个VHDL文件中输入相应的代码,并保存文件,将底层的半加器和或门电路打包入库,如图6.4
3、所示 图6.4 输入代码后的图形 6.1 自底向上混合设计自底向上混合设计(1)半加器的)半加器的VHDL代码如下代码如下:【例6.1】library ieee;use ieee.std_logic_1164.all;entity h_adder isport(a,b:in std_logic;co,so:out std_logic);end entity h_adder;architecture str of h_adder issignal abc:std_logic_vector(1 downto 0);beginabcso=0;coso=1;coso=1;coso=0;conull;e
4、nd case;end process;end architecture str;图6.5半加器的打包元件 图6.6 半加器的仿真波形6.1 自底向上混合设计自底向上混合设计or_2.vhd中输入代码如下:中输入代码如下:【例6.2】library ieee;use ieee.std_logic_1164.all;entity or_2 isport(a,b:in std_logic;c:out std_logic);end entity or_2;architecture str of or_2 isarchitecture str of or_2 isbegincain,b=bin,co=
5、d,so=e);u2:h_adder port map(a=e,b=cin,co=f,so=sum);u3:or_2 port map(a=d,b=f,c=cout);end architecture str;6.1 自底向上混合设计自底向上混合设计5.顶层文件编译与仿真顶层文件编译与仿真(1)编译顶层VHDL的方法 此时,由于工程文件名是f_adder,所以可以直接点击编译按钮,此时将对顶层VHDL文件进行编译。图6.11 全加器的顶层VHDL语言仿真波形6.1 自底向上混合设计自底向上混合设计(2)编译顶层原理图)编译顶层原理图 编译顶层原理图文件,需要重新建立一个新的工程文件,且命名为f
6、g_adder,原因是顶层原理图文件名为fg_adder.bdf。其时序仿真结果如图6.14所示。图6.14 全加器顶层原理图仿真波形6.1 自底向上混合设计自底向上混合设计6.引脚分配、下载验证引脚分配、下载验证 分配引脚的结果如图6.15所示,并在实验板上验证其功能,具体步骤做实验再详述。图6.15 全加器引脚分配图 6.1 自底向上混合设计自底向上混合设计6.1.3 简易时钟计数电路设计简易时钟计数电路设计 1.时钟计数电路结构图 时钟电路的组成由两个模为60的计数器和一个模为12的计数器构成,具体结构如图6.16所示 6.1 自底向上混合设计自底向上混合设计2.模块电路的模块电路的VH
7、DL描述描述 本列采用混合设计输入方法,先建立两个VHDL文本文件,分别将模为60的8421BCD计数器和模为12的计数器代码输入,然后再建立顶层原理图文件。(1)模为60的BCD计数器的VHDL设计代码如下:6.1 自底向上混合设计自底向上混合设计【例6.4】模为60的BCD计数器的VHDL设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter_60 isport(en:in std_logic;clear:in std_logic;clk:in std_logic;c
8、ount:out std_logic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0);end;architecture str of counter_60 isBegin -接下页6.1 自底向上混合设计自底向上混合设计-接上页count=1when(qh=0101 and ql=1001 and en=1)else 0;process(clk,clear)beginif(clear=0)thenqh=0000;ql=0000;elsif(clkevent and clk=1)then
9、if(en=1)then if(ql=9)then ql=0000;if(qh=5)then qh=0000;ql=“0000”;-接下页6.1 自底向上混合设计自底向上混合设计else qh=qh+1;-接上页 end if;else ql=ql+1;end if;end if;end if;end process;end;6.1 自底向上混合设计自底向上混合设计(2)模为)模为12的计数器的的计数器的VHDL代码如下:代码如下:【例6.5】library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ent
10、ity counter_12 isport(en:in std_logic;clear:in std_logic;clk:in std_logic;count:out std_logic;qh:buffer std_logic_vector(3 downto 0);ql:buffer std_logic_vector(3 downto 0);end;-接下页6.1 自底向上混合设计自底向上混合设计architecture str of counter_12 is -接上页begincount=1 when(qh=0001 and ql=0010 and en=1)else 0;process(
11、clk,clear)begin if(clear=0)then qh=0000;ql=0000;elsif(clkevent and clk=1)then if(en=1)then if(ql=9)then ql=0000;qh=“0001”;-接下页6.1 自底向上混合设计自底向上混合设计else ql=ql+1;-接上页 end if;if(qh=1)then if(ql=2)then qh=0000;ql=0001;else ql=ql+1;end if;end if;end if;end if;end process;end;6.1 自底向上混合设计自底向上混合设计3.顶层原理图设计顶
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- VHDL 原理图 层次 型溷合 设计
1、咨信平台为文档C2C交易模式,即用户上传的文档直接被用户下载,收益归上传人(含作者)所有;本站仅是提供信息存储空间和展示预览,仅对用户上传内容的表现方式做保护处理,对上载内容不做任何修改或编辑。所展示的作品文档包括内容和图片全部来源于网络用户和作者上传投稿,我们不确定上传用户享有完全著作权,根据《信息网络传播权保护条例》,如果侵犯了您的版权、权益或隐私,请联系我们,核实后会尽快下架及时删除,并可随时和客服了解处理情况,尊重保护知识产权我们共同努力。
2、文档的总页数、文档格式和文档大小以系统显示为准(内容中显示的页数不一定正确),网站客服只以系统显示的页数、文件格式、文档大小作为仲裁依据,平台无法对文档的真实性、完整性、权威性、准确性、专业性及其观点立场做任何保证或承诺,下载前须认真查看,确认无误后再购买,务必慎重购买;若有违法违纪将进行移交司法处理,若涉侵权平台将进行基本处罚并下架。
3、本站所有内容均由用户上传,付费前请自行鉴别,如您付费,意味着您已接受本站规则且自行承担风险,本站不进行额外附加服务,虚拟产品一经售出概不退款(未进行购买下载可退充值款),文档一经付费(服务费)、不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
4、如你看到网页展示的文档有www.zixin.com.cn水印,是因预览和防盗链等技术需要对页面进行转换压缩成图而已,我们并不对上传的文档进行任何编辑或修改,文档下载后都不会有水印标识(原文档上传前个别存留的除外),下载后原文更清晰;试题试卷类文档,如果标题没有明确说明有答案则都视为没有答案,请知晓;PPT和DOC文档可被视为“模板”,允许上传人保留章节、目录结构的情况下删减部份的内容;PDF文档不管是原文档转换或图片扫描而得,本站不作要求视为允许,下载前自行私信或留言给上传者【人****来】。
5、本文档所展示的图片、画像、字体、音乐的版权可能需版权方额外授权,请谨慎使用;网站提供的党政主题相关内容(国旗、国徽、党徽--等)目的在于配合国家政策宣传,仅限个人学习分享使用,禁止用于任何广告和商用目的。
6、文档遇到问题,请及时私信或留言给本站上传会员【人****来】,需本站解决可联系【 微信客服】、【 QQ客服】,若有其他问题请点击或扫码反馈【 服务填表】;文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“【 版权申诉】”(推荐),意见反馈和侵权处理邮箱:1219186828@qq.com;也可以拔打客服电话:4008-655-100;投诉/维权电话:4009-655-100。