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集成电路版图设计技集成电路版图设计技术与术与EDA工具使用工具使用徐新楠徐新楠天津大学天津大学第一章 集成电路设计发展综述1、集成电路的优势与发展现状集成电路相对于分离器件体积小，速度高，功耗小，成本低，可建立含更多晶体管的复杂系统，可以提供更强的计算能力，使设计专门用途的电路成为可能，降低了电子系统成本。目前国际上IC设计的主流工艺为0.18um和0.13um，90nm工艺的应用范围正在迅猛的增长，日益成为主流工艺。更小尺寸的65nm，45nm的工艺正在积极的研究中。集成电路设计的EDA软件公司也在与芯片工艺厂商积极合作研发支持更小尺寸集成电路设计的EDA软件。2、先进的多层布线工艺Intel 奔腾（II）微处理器3、集成电路产品制作的流程4、集成电路设计过程5、集成电路设计步骤与考虑参数定义 时钟频率、时序、功能对应工艺选择（0.35/0.18/0.13，1p/2p，m2/m3/m4）CMOS，BiCMOS，GaAs等。架构选择 动态/静态逻辑，并行/串行/流水线电路设计 模块划分，需求定义，电路模块设计与连接。电路模拟 功能模拟，时序验证版图设计 自动布局布线，人工设计。版图验证 设计规则（DRC）/电学规则（ERC），电路与版图对照（LVS）版图后模拟 寄生、延迟计算，反标参数。可靠性分析 电迁移，静电保护，衬底耦合。6、集成电路版图设计集成电路的设计及模拟验证决定电路的组成及相关的参数，但仍不是实体的成品，集成电路的实际成品须经晶片厂的制作。版图设计是将所设计的电路转换为图形描述格式，即设计工艺过程需要的掩模版，确定设计这些掩模版几何图形的过程即版图设计，如图所示。层次化、模块化的版图设计方式可以提高效率。7、版图验证光刻板的制作是非常昂贵的，所以版图验证非常重要。用Virtuoso Layout Editor（一种版图设计工具）编辑生成的版图是否符合设计规则、电学规则，其线路连接是否正确必须通过版图验证系统来验证。每一工艺均有其设备上和控制上的极限，如光刻分辨率、化学药品浓度和剂量、作用时间、温度等，因此在版图上要能容忍变化的发生。为了使晶片厂制作过程的合理变化不致影响制作的结果，电路设计者所设计的电路版图必须满足晶片厂提供的设计规则。电路设计及布局设计为不同阶段的独立设计过程，必须确保版图设计及原电路的一致性。8、版图验证种类DRC（Design Rule Check）：对集成电路的版图做几何空间检查以确保电路能被制版技术所实现。ERC（Electrical Rule Check）：检查power,ground的short,floating device,floating net等指定的电气特性。LVS（Layout Versus Schematic)：将layout与schematic做比较，以检查电路的连接，与MOS的Length、Width值是否匹配。LPE（Layout Parameter Extraction)：从layout 数据中提取电器参数（如MOS的W、L值、BJT，diode的面积、周长，节点的寄生电容）并以Hspice 网表方式表示电路 9、主流ASIC设计EDA工具世界主流EDA公司：Cadence，Synopsys，Mentor。Cadence公司和Synopsys公司都提供全套的IC设计工具。Mentor主要提供验证工具。本试验课中要使用的工具：Cadence系统的电路图设计工具Composer Schemetic和版图设计工具Virtuoso Layout EditorMentor系统的版图验证工具Calibre 第二章 半导体集成电路中器件CMOS工艺中常用的器件电阻（R）、电容(C)、电感（射频IC中用到）、二极管(D)、MOS管(M)、BJT(Q)1、PN结二极管部分符号与结构：电流电压特性内建电场：I-V特性：2、MOS管部分图中D为漏极，G为栅极，S为源极，B为衬底。NMOS管的高电位端为漏极，低电位端为源极；PMOS管的高电位端为源极，低电位端为漏极。NMOS管的剖面结构图MOS 管工作I-V特性阈值电压（Vt）：栅氧化层下源漏之间形成载流子沟道所需要的栅极电压为阈值电压。1）VgsVt：晶体管截止2）VgsVt n，设Vgs保持不变：当Vds=0时，S、D之间没有电流 Ids=0NMOS 管工作I-V特性（线性区）当0VdsVgs-Vtn时，沟道上的电压降（Vgs-Vtn）保持不变，Leff=L-L变化不大，沟道电阻Rc基本不变。所以，Ids=(Vgs-Vtn)/Rc基本不变，即电流Ids基本保持不变，出现饱和现象：NMOS管I-V特性二极效应衬底偏置效应：当NMOS管源极和衬底电位不一致时（衬底电位更低），有更多的空穴被吸引到衬底留下大量的负电荷，因此耗尽区展宽了。栅极电荷镜像耗尽区电荷，因此阈值电压是耗尽层电荷总数的函数。随着NMOS管源极电位和衬底电位差的增大，阈值电压上升。二级效应沟道长度调制效应：实际的MOSFET在饱和区，漏源电流随着漏源电压升高而升高，如下图所示：二级效应亚阈值导电效应：理想的MOS管，当Vgs下降到小于VT时，器件会突然关断。实际上当Vgs小于或等于VT时，栅下存在弱的反型层，并有一些漏电流。亚阈值情况下Ids与Vgs呈现指数关系。二级效应击穿：MOSFET端电压超过一定值时，会发生击穿。高的栅电压会导致氧化层永久击穿（版图设计须注意天线效应，外界输入端口须注意静电防护）。短沟道器件会使漏端耗尽区展宽，到达源极，形成穿通。3、电容符号与电学特性CMOS工艺中电容PN结电容：非线性电容，有较大的电压系数，与所有的MOS工艺兼容 MOS 电容：CMOS工艺中电容Poly(or metal)to bulk silicon 电容 CMOS工艺中电容Poly to field implant region 电容 CMOS工艺中电容Metal to poly 电容：CMOS工艺中电容Poly to poly电容：电阻符号与电学特性：CMOS工艺中电阻源漏扩散电阻：方块电阻为20-100/（最大可达100K）温度系数为500-1500ppm/，电压系数为100-500ppm/，误差为20%，ppm代表百万分之一n+p结寄生电容较高CMOS工艺中电阻P阱电阻 与CMOS硅栅或铝栅工艺兼容方块电阻为1K-5K/，有较大的电压系数，误差为40%CMOS工艺中电阻离子注入电阻：与CMOS硅栅和铝栅工艺兼容，但需要额外的工艺步骤。方块电阻为500-1000/，可以精确的控制有较高的电压系数，误差较小CMOS工艺中电阻Poly-Si 电阻：方块电阻为30-200/，（与源漏同时掺杂，如果不掺杂可制作高阻）温度系数为：500-1500ppm/，误差为40%可以用激光进行修正，电阻被较好的隔离。CMOS工艺中电阻开关电容模拟电阻：可由CMOS硅栅或铝栅工艺实现需要高频工作第三章 集成电路工艺流程第四章 反相器设计反相器输入为0，输出为1；输入为1，输出为0。符号如图为：直流工作 反相器直流电压传输特性为：数字电路与模拟电路工作区 数字电路要求MOS管工作在线性区和截至区，而模拟电路要求MOS管工作在饱和区。图中VOH：输出高电平；VOL：输出低电平；VIH：输入高电平；VIL：输入低电平。两极电路级联要求前级输出低电平要低于后级输入低电平，前级输出高电平要高于后级输入高电平。噪声容限定义 反相器再生特性 延迟定义 反相器开关模型 CMOS反相器稳态响应 CMOS反相器瞬态响应 CMOS反相器的功耗 动态功耗：对电容进行充放电；每次转换消耗的能量为，消耗的功率为。可见功率为MOS管尺寸无关，只与负载电容CL，电源电压Vdd和频率f有关。短路电流：开关过程中电源和地之间的短路电流。漏电流：二极管和MOS管的漏电流。CMOS反相器的版图 第五章 集成电路版图设计 设计规则 设计规则主要是为了保证在集成电路生产中的光刻板对准偏差不会影响所制作的器件特性。设计规则可以用来表示，是工艺中最小栅长的0.5倍；用来表示设计规则可以使设计规则与工艺尺寸无关。实际上，企业在集成电路设计中一般采用m规则，即详细规定版图中每个宽度和距离的尺寸。两个反相器的版图 四输入与非门版图 四输入与非门版图 匹配性问题 结面积和周长最小化 二维效应 二维效应引起晶体管的有效尺寸与版图尺寸并不一致 晶体管匹配要求 用单位尺寸的晶体管；用并联几个单位尺寸的MOS管构成大的MOS管；所有需要匹配的MOS管用相同的电流方向；所有需要匹配的器件要求有相同的边界条件，可通过加dummy器件来实现 共质心版图设计 对于要求匹配严格的差分对，采用共质心版图设计。电容匹配的要求 电容可采用中间夹着二氧化硅的两层多晶硅实现；主要的误差源是过腐蚀和氧化层梯度变化。过腐蚀通常是主导因素，可以通过增加面积来最小化。为了使匹配达到最佳，可以采用共质心技术 电阻匹配的噪声考虑 为了最小化数字电路通过衬底和模拟电源线对模拟电路的影响，需要在版图设计上采取一些措施：数字电路可以整个系统共用一个电源线，模拟电路的各模块最好用单独的电源线这些电源线在片外连接。如果不能实现模拟电路和数字电路PAD分开，需要从PAD引出两条分离的模拟电源线和数字电源线。噪声考虑噪声考虑数字模块和模拟模块要在芯片的不同位置进行布局，两个部分需要用警戒环和阱隔离。用掩蔽技术可以防止噪声通过衬底耦合，也可以减小两块之间的crosstalk(串扰)。闩锁效应（latch up）数字模块和模拟模块要在芯片的不同位置进行布局，两个部分需要用精洁环和阱隔离。当衬底或阱中有较大的电流时，在电阻上产生压降引起寄生BJT开启，并建立正反馈，过大的电流会对芯片造成损坏，解决方案是增加衬底接触来减小欧姆电阻。闩锁效应第六章 使用Cadence进行原理图设计与仿真连接服务器打开桌面上的Xmanager 3打开Xbrowser双击对应的服务器（如果看不见点击 ）用户名student_xx密码tjicc2011启动Cadence打开终端(右键点击桌面空白处，然后选择OpenTerminal)输入icfb&打开Library Manager新建Library新建Cell、View加入器件更改器件参数放置完器件之后，选中器件，按q键也可以打开器件的参数设置窗口构造CMOS反相器连线w注意衬底！添加Pin创建symbol修改symbol搭建测试环境创建Cell 插入反相器搭建测试环境添加电源、地、信号源库analogLib中的：vdc gnd vpulse vpwl搭建测试环境测试电路 vin信号源（vpwl）修改完电路图后要记得保存 （check and save）！打开仿真界面设置仿真参数仿真库的设定设置仿真参数直流扫描仿真及结果查看点击想查看的线，不要点器件上的红点。按Esc仿真及结果查看设置仿真参数仿真及结果查看第七章 使用Cadence进行电路板图设计与验证新建反相器版图Cell设置使用的版图层Set Valid Layers是灰色也可以点常用层NW dg、ACT dg、TGO dg、GATE dg、NPLUS dg、PPLUS dg、M14 dg、M14_TEXT dg。设置格点间距放置MOS管上面的是PCH3下面的是NCH3选中M1层，将两个MOS管一侧的有源区连起来。画方块快捷键r拉伸快捷键s移动快捷键m复制c切割C（shift+c）放置通孔将两个管子的栅连起来放置M1到GATE的接触孔快捷键oN阱接触（PMOS的衬底）放完接触孔之后用一个大的NW框把二者的NW连接起来P衬底接触用M1将MOS管的有源区和衬底接触连起来DRC规则检查存放运行结果的目录DRC规则检查点击错误序号可以在版图上高亮显示DRC规则检查修改后再检查，直到没有错误为止如果有DENSITY、最小M1面积问题暂时不用处理LVS检查添加Lable，与原理图中的Pin要完全吻合使用M14_TEXT层，可以修改大小和字体。中心点处（放置后显示+）表示Lable的位置。LVS检查添加所有的Lable不要忘了vdd和gndLVS检查当版图较大时，做LVS可能会出现很多的错误，不要伤心，有可能是几个很小的错误就导致软件报出很多错误，先解决容易的问题往往会导致报错的大幅减少。到目前位置，版图工作完成了一个阶段。但是即使版图没有违反规则，也通过了LVS，如果画的不合理也会导致系统最后性能的下降。因此需要进行参数的提取以及后仿。第八章 寄生参数提取以及后仿PEX（参数提取）生成calibreview格式可以产生类似schematic的cell，仿真比较方便，适合比较小的版图选择提取的参数PEX（参数提取）根据提取的参数生成calibreviewPEX（参数提取）如果版图很大，那么生成calibreview需要很长的时间。弹出下面的窗口才代表calibre生成完毕。搭建后仿环境测试电路仍旧使用之前的inverter_test创建层级配置cell搭建后仿环境使用spectre模板右键点击inverter的viewfound，选择刚才生成的calibre_all改完后记得保存搭建后仿环境通过config打开原理图，不要直接打开schematic！搭建后仿环境此时选择反相器按shift+e进入下一层应该提示默认进入calibre_all接下来的仿真过程和前仿一样，不再讲述。设计一与非门开关设计二D触发器，测试D触发器的建立时间 方案一 方案二需要三输入与非门常用快捷键原理图：插入i、属性q、移动m、复制c、画线w、线名l、端口p、放大、缩小、聚焦f、下一层shift+e、上一层ctrl+e版图：插入i、属性q、移动m、复制c、方块r、拉伸s、切割shift+c、端口l、放大shift+z、缩小ctrl+z、聚焦f、下一层shift+x、上一层shift+b