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毕业论文开题报告撰写要求
1。开题报告的主要内容
1）课题研究的目的和意义;
2）主要参考文献综述;
3)课题研究的主要内容;
4）研究方法；
5)实施计划。
6）主要参考文献：不少于5篇，其中外文文献不少于1篇。
2．撰写开题报告时，所选课题的课题名称不得多于25个汉字，课题研究份量要适当， 研究内容中必须有自己的见解和观点。
3。开题报告的字数不少于3000字(艺术类专业不少于2000字）,其中,主要参考文献综述字数不得少于1000字，开题报告的格式按学校《本科毕业设计/论文撰写规范》的要求撰写。
4. 指导教师和责任单位必须审查签字。
5．开题报告单独装订,本附件为封面，后续表格请从网上下载并用A4纸打印后填写。
6。 此开题报告适用于全校各专业,部分特殊专业需要变更的，由所在院（系）在此基础上提出调整方案，报学校审批后执行。

武昌首义学院本科生毕业论文开题报告
学 生 姓 名

学 号

专业班级

院（系)

指导教师

职称

课题名称
基于FPGA的图像数据处理FIFO核设计
1。 课题研究的目的和意义
异步FIFO（FirstInFirstOut,先进先出对列）存储器是一种在数字系统中得到广泛应用的先进先出逻辑器件。在现代集成电路芯片中，由于设计规模的不断扩大,一个系统中往往含有多个时钟，使用异步FIFO可以在两个不同时钟系统之间,快速而方便地传输实时数据，所以异步FIFO常用于数据的缓存和容纳异步信号的频率或相位的差异。数据读、写操作是跨时钟域的，因而数据的丢失概率不为零.对于 异步FIFO存储器而言，数据是由某一个时钟域的控制信号写人FIFO，而由另一个时钟域的控制信号将数据读出FIFO。
异步FIFO电路是现代集成电路芯片飞速发展的产物，应用领域十分广泛，潜在市场需求量十分庞大,但由于国内对该方面研究起步较晚，国内的一些研究所和厂商开发的FIFO电路还远不能满足市场和军事需求,所以对异步FIFO电路的研究非常的具有意义.

2．主要参考文献综述
在20世纪80年代早期对FIFO存储器的容量和速度需求都很低,所以那时的FIFO芯片是基于移位寄存器的中规模集成（MSI)器件，由于这种芯片在容量不会太大，所以其速度也不可能很快。新型的FIFO芯片是基于RAM结构的大规模集成(LSI）电路，其内部存储单元使用一个双端口RAM，具有输入和输出两套数据线。由于采用RAM结构，数据从写入到读出的延迟时间将大大缩短。这种芯片能在存储宽度和深度上得到很大的发展。目前,为了更大的提高芯片容量，其内部存储单元使用动态RAM代替静态RAM，并在芯片内部集成刷新电路，通过内部仲裁单元控制器件的读写及自动刷新操作［1]。
国内外设计FIFO时，通常使用两种方法,一是利用可编程逻辑器件来构造FIFO（如Xilinx公司）,二是利用Verilog、VHDL等硬件描述语言来对FIFO的功能结构进行描述。在大部分的EDA软件中，都是通过综合器来完成对EDA等硬件语言的编译的，综合器将硬件描述语言的描述转变为物理可实现的电路形式，由于FIFO是基于RAM结构的,大部分的参考资料都是建立在数组存取的基础上对FIFO进行描述的,然而综合器对数组的综合一般是将其转变为寄存器的结构，这带来的缺陷是综合后的结构会非常庞大，造成在大容量的FIFO设计时，会产生大量面积的浪费，甚至无法集成[2］.
近年来随着FPGA（ Field Programmable Gate Array,现场可编程门阵列）技术的发展，FPGA的低功耗、高可靠性、在线可编程、可重构性、开发周期短、开发费用低廉等特性,使得利用其实现高可靠性、高速 的异步FIFO存储器成为可能。有了利用VHDL硬件描述语言,直接调用其FPGA芯片内部可编程的底层硬件资源，完成高速异步FIFO存储器设计的思路和方法。例如相关研究人员着重分析了异步FIFO的标志逻辑设计及亚稳态现象的解决方案，提出了一种新的设计算法,给出了一种基于Xilinx公司的Spaman II系列FPGA芯片，在ISE设计平台下,编译实现的髙速异步FIFO存储器模型[3］。
随着IC的发展，模块与模块之间的通信设计中，多时钟的情况已经不可避免；数据在不同时钟域之间的传输很容易引起亚稳态；异步FIFO就是一种简单、快捷的解决方案.FIFO（First In First Out,先入先出队列)存储器是一种双端口数据存储器,一个端口用于将数据写入FIFO，另一个端口用于将数据从FIFO中读出.通常采用的是基于带2个指针的环形结构。要写入数据的存储地址放在写指针中，存储单元中要读出数据的地址放在读指针中。其基本结构包括双端口存储单元、状态标识产生逻辑和扩展逻辑，且允许同时对存储单元的2个端口（读端口和写端口)进行存取[4].
该系统可以分为读操作和写操作两个部分,它们分别由读时钟和写时钟控制,且读写时钟彼此独立，无任何联系。执行读操作时,在读时钟的同步下，由读地址产生逻辑生成读端口所需要的读地址和读控制信号,执行写操作时,则在写时钟的同步下,由写地址产生逻辑生成端口所需要的写地址和写控制信号[5］.
从硬件角度分析,FIFO存储器本质是一块双端口数据内存,一个端口用于将数据存入FIFO；另一个端口用于将数据从FIFO中取出。FIFO的相关操作可以看作是2个指针 的定位，写指针指向要写的内存部分,读指针指向要读的内存部分。FIFO控制器通过外部的读、写信号控 制这2个指针移动，并由此产生FIFO空信号或满信号.所以硬件上来实现FIFO存储器，一般采用双端口 的SRAM单元来存取数据。利用二进制计数器实现指针对SRAM的存储器地址的操作[5]。
任何存储单元的设计实际上都包含了两个方面的内容：一个是单元中各管子参数的选择;第二个是版图的具体实现。管子参数选择的基础是存储单元的读、写操作以及单元的稳定性；而版图实现所应考虑的是布局布线，实现的面积小,功耗低等［6］。
静态双端口RAM是FIFO的存储体,由存储阵列和外围电路两大部分组成。存储阵列采用双核结构,分为左右两部分，与只采用一个存储块相比，如图1所示，这种布局减少了字线延迟，将行译码器位于存储阵列的中间，可以提高读写速度,并给行译码器的设计带来了较大的灵活性。 外围电路则包括了预充电路、译码电路、读出放大电路等[6］.
FIFO一般设有空、满和半满三个标志位，指示存储空间的占用情况,防止误读和误写操作.异步FIFO的读写是由异步时钟控制的，对FIFO的状态成为设计FIFO电路的难点。最直接的做法是当读地址的差值等于一个预设值的时候，状态标识被置位。这种实现方法逻辑简单，但减法器是一个比较大的逻辑，存在较大的延时,限制了FIFO的速度.而且,因为预设值大于0,状态标志会提前出现，是“保守”的状态判断。当读地址相等时,无法区分是空还是满状态。即使出现了满状态，此时实际上已经覆盖了未读的数据，出现空状态时，已经多读了已读的数据，造成误读误写操作.因此，若想直接通过比较得出状态标志,读写地址产生器必须另外输出专门来判断状态的比较地址。FIFO的读写地址产生器分别输出3组地址，一组用来译码，另外两组用来判断状态.判断状态的地址比译码的地址多一位,其中最高位为状态位，并且在时序上比译码的地址有所提前，判断状态的读写地址经过比较得到相应的状态标志。设存储器空间为1K,需10位地址线译码，写地址产生器输出3组地址WS、WF、WE,读地址产生器输出3组地址RS、RF、RE。WS为写译码地址,RS为读译码地址。WF和RF判断满状态，RE和WE判断空状态，WE和RF判断半满状态。设计读写地址产生器,关键是要确定它们输出的三组地址的时序.首先分析读写译码地址WS和RS.在FIFO中，
数据的读和写是按顺序进行的，即从第一个存储空间开始，每读（写)一次，读（写）地址加1。当读（写）到最后一个地址空间时，读（写）地址又回到初始位置，形成环形地址［6］。

双端口
RAM
写数据 读数据
图1 异步FIFO结构图
读使能

读控制逻辑
写使能
读地址指针
空标志
满标志

写控制逻辑
写时钟
读时钟
有效读
有效写
空/满标志位
产生逻辑
写地址指针

3. 课题研究的主要内容
（1)　解决异步FIFO存储单元.以8个二进制组成一个字节，一个存储单元储存储一个字节.异步FIFO的内部存储器采用双口RAM，有输入和输出两套数据线，独立的读写地址指针在读写时钟的控制下顺序地从双口RAM读写数据,用一个时钟（写时钟）把数据放入双口RAM中而用另一个时钟（读时钟）来读取,同时根据FIFO中的空/满标志位来判断何时可以把数据写入FIFO或从FIFO中读出。
(2）　解决异步FIFO的状态标志产生逻辑,防止向上、向下溢出。异步FIFO用一种时钟写入数据，而用另外一种时钟读出数据,读写指针的变化动作由不同的时钟产生.读地址和空标志由读时钟产生，写地址和满标志由写时钟产生。把写地址和读地址相互比较以产生以产生空/满标志。读写地址线一般有多位,如果在不同的时钟域内直接同步二进制码的地址指针,则有可能产生亚稳态。解决这一问题的有效方法是采用格雷码.格雷码的主要特点是相邻的两个编码之间只有一位变化。空/满标志产生的原则是，写满而不溢出，能读空而不多读。一种空/满标志产生的方法是，通过异步比较读写指针以及读写指针的最高两位进行判断，产生两个异步的空/满标志信号（aempty/afull）送入读写模块进行同步，最后向外部输出两个同步的空/满信号.
（3）　画出RTL图.先通过Verilog HDL语言编写代码设计出异步FIFO的各个子模块，实现各个信号顺利的输入输出，再设计出顶层模块，完成各个子模块的例化和互联。
（4）　仿真、调试。使用Quartus II软件自带的仿真器进行波形仿真.设置相应的写时钟周期和读时钟周期，观察仿真波形，满足设计要求则为合格.

4。 研究方法
（1)　调查法。通过网络和书籍等搜集与该课题相关的资料，然后将搜集的资料从性价比、速率等方面进行综合比较,最后得出适合本课题的最佳方案。
（2）　文献研究法。通过网络知识（百度文库、中国知网、万方数据库）查阅各类资料,并进行整理,同时在图书馆查阅相关的工程书籍和教科书,得到该课题的全面知识框架，然后就其中一点展开深入分析，当遇到问题时,及时向老师和其他有经验的同学求解.
（3）　实践法。首先按照所查阅的文献,确定“基于FPGA的图像数据处理FIFO核设计"详细实施方案，再细致、全面的对该方案进行评估、检查，然后进行仿真，最后焊接电路，下载程序，并且通过细心调试验证其可靠性.
5. 实施计划
第1周，了解毕业设计课题目的与要求并查询相关资料。选择外文文献翻译工作。撰写论文工作日志。
第2周，初步确立毕业设计方案。进行外文文献翻译工作。撰写论文工作日志。
第3周，撰写开题报告，并进行外文文献翻译工作。交开题报告与外文文献翻译的初稿，通过陈老师审查后打印。填写开题答辩申请.最后制作开题答辩幻灯片演示文稿。撰写论文工作日志.
第4周，最后确定整个论文的思路、方案，对开题报告作最后的定稿.进行开题答辩.撰写论文工作日志.
第5周,进入毕业论文中期阶段，利用一切可以利用的资源搭建自己的开发环境.撰写论文工作日志。
第6周，确定开题报告中方案的每一部分方案细节。撰写论文工作日志。
第7周,画电路图.撰写论文工作日志。准备毕业设计初期资料（含日志）检查.
第8周，根据自己的电路图，对于其中的每一片控制、计算芯片,画出程序的流程框图。初步开始整个毕业论文的理论部分的撰写工作。撰写论文工作日志.
第9周，编写每一部分的对应程序。初步开始整个毕业论文的程序控制部分的撰写工作。撰写论文工作日志。
第10周,调试程序、仿真.记录下调试中的错误即改正方法,写入毕业论文中的相应章节，并对此部分总结，写入毕业论文的“结论"部分。撰写论文工作日志。
第11周，焊接电路板，下载程序，调试整个电路板,并对此部分总结，写入毕业论文的“结论”部分.撰写论文工作日志。
第12周，检查撰写毕业论文初稿。交初稿，多次修改.撰写论文工作日志。
第13周,修改毕业论文。思考整个毕业设计还有哪些缺点,改进方案是什么，
为以后的工作打下基础。撰写论文工作日志。
第14周，毕业论文进行最后审查及修改，打印、装订毕业论文。了解毕业答辩
的流程，填写答辩申请。撰写论文工作日志.
第15周,参加毕业论文答辩。撰写论文工作日志。上交毕业论文工作的相关纸
质文本及电子档.

6. 主要参考文献(不少于5篇，其中外文文献至少1篇）
［1］　杨军，孔兵，宋克俭尹航．基于FPGA的高速异步FIFO存储器设计[J］ ．云南大学学报(自然科学版），2007，06：560-569．
［2］ 罗先哲，张仁喆,付大鹏。 基于FPGA的高速异步FIFO存储器的设计与实现［J］。 中国科技信息，2009，02:90-91+94。
[3] 汤安全. 基于FPGA的数据延迟器和存储器设计［D]。安徽大学，2014.
［4］ 吴厚航. FPGA设计实战演练（逻辑篇)．北京：清华大学出版社，2015：50-55．
［5］ 郝晓莉,刘洪波,沈绪榜。 异步FIFO中存储单元的分析设计。 西安微电子技术研究所,2007。03：75-78
[6］　刘洪波,龙娟，郝晓莉,沈绪榜。异步FIFO状态判断的研究与设计.西安徽电子研究所。2007。03：86—89

指导教师意见
指导教师签字:
年 月 日
答辩小组意见：
组长签字：
年 月 日
教研室审查意见：
教研室负责人签字：
年 月 日
院系审查意见:
院系负责人签字：
（公 章)
年 月 日

9