基于FPGA的吉比特收发器片内数据回环设计与实现.pdf

中国科技期刊数据库 工业 A 收稿日期：2023 年 12 月 21 日 作者简介：卜伟雄(1992)，男，朝鲜族，吉林延吉人，硕士研究生，研究方向为高速串行数据传输。-78-基于 FPGA 的吉比特收发器片内数据回环设计与实现 卜伟雄 中国船舶集团有限公司第七二四研究所，江苏 南京 210000 摘要：摘要：在数字信号处理技术领域，数据吞吐量与日俱增，给数据传输带来了很大的挑战。为应对传输数据量不断增长的需求，高速串行收发器作为高速串行数据传输技术的重要组成部分，可以作为大多数高速数据传输问题的解决方案。本文利用 Vivado 软件的 GTX IP 核设计了完整的回环测试工程，采用 Kintex-7 系列 FPGA 实现了数据回环测试平台，通信速率为 3.125Gb/s。最后利用 Vivado 的 Debug 功能进行程序下载并进行功能测试验证，实验结果表明数据在内部环路中能够稳定的进行正确传输。关键词：关键词：FPGA；数据传输；GTX；数据回环 中图分类号：中图分类号：TN925 0 引言 随着我国军式装备发展的不断进步，多种军事应用，如雷达、遥感图像处理等应用都十分注重多通道，大规模数据的实时数据处理，数据传输量呈爆炸式增长1。为满足数字信号处理技术中对数据传输实时、高速等要求，人们加大了对高速串行数据传输技术的应用的研究。高速串行数据传输技术克服了并行传输技术中存在的布线复杂、抗干扰能力差等问题2-4。Xilinx 公司研制出一款具有通用性、低功耗且成本较低的 GTX 高速串行收发器，它的传输速率为 150Mbps-12.5Gbps，内部包含串并转换、数据编码解码、时钟数据恢复、通道绑定等功能电路5。其完成高速串行协议中物理层方面的工作，通过和 FPGA 内部的逻辑资源进行协同工作，可以支持 PCie 等复杂的传输协议。1 高速串行收发器工作原理 1.1 GTX 内部结构 GTX 核内部都是由相互独立的接收通道和发送通道组成，每个通道均由 Physical Media Attachment（物理介质适配层，简称 PMA）和 Physical Coding Sublayer（物理编码子层，简称 PCS）组成6。PMA 子层是模拟电路，提供高性能串行接口特性，比如时钟恢复、数据并串转换功能等。PCS 子层可以提供物理编码层特性，如 8B/10B 编码等7。1.2 发送器 1.2.1 发送端口 每一个 GTX 收发器都包含一个独立的发送器，由PMA 和 PCS 组成。其功能图如图 1 所示。并行数据从FPGA 进入发送器的发送端口，经过 PCS 和 PMA，最终输出高速串行数据。图 1 发送器功能框图 图 1 中所示为发送器的主要组成部分：发送端按照规定的计算规则产生 CRC 校验码并将校验码插入准备发送的并行数据中，经过 8B/10B 编码（8B/10B 编码模块可以根据实际情况进行选择）后写入发送 FIFO，然后将其转换成差分数据发送出去。PMA 子层和 PCS 子层因为处理的事物不同，所以时钟域也不同。GTX 发送通道包含两个并行时钟输入接口TXUSRCLK 和 TXUSRCLK2。两个用户时钟必须在上升沿保持对齐且倾斜越小越好，为了实现这一目标很多全局缓冲都会用到。而且这两个用户时钟最大的区别是 TXUSRCLK 不能被用户使用，而 TXUSRCLK2 是发送数据时用户使用的工作时钟。发送端口是 FPGA 进入 GTX 收发器的途径，在TXUSRCLK2 时钟上升沿将发送数据经过 TXDATA 端口写入发送器中，数据位宽可根据实际需求配置为 1、2 或者 4 字节宽度。并行时钟 TXUSRCLK2 速率取决于 TX 线速率、TXDATA 数据位宽和是否使用 8B/10B 编码功能。并串转换CRCFPGATX接口8B/10B编码发送缓冲区TXDATA32B/10B/8BFIFO物理编码子层（PCS）物理介质接入（PMA）TX+TX-中国科技期刊数据库 工业 A-79-并行时钟 TXUSRCLK 是由发送器内部 PCS 逻辑提供的，它的速率取决于线速率以及数据位宽：TXUSRCLK=线速率数据位宽 TXUSRCLK2 是所有进入发送端的同步时钟，它的值是由数据位宽决定的，按照以下公式进行计算。数据位宽是 8 位或者 10 位时，时钟 TXUSRCLK2 的速率为：FTXUSRCLK2=2FTXUSRCLK 数据位宽是 16 位或者 20 位时，时钟 TXUSRCLK2的速率为：FTXUSRCLK2=FTXUSRCLK 数据位宽是 32 位或者 40 位时，时钟 TXUSRCLK2的速率为：FTXUSRCLK2=FTXUSRCLK/2 1.2.2 8B/10B 编码模块 8B/10B 编码是一个工业标准的编码方式，广泛应用于串行数据总线，比如 SATA，PCIE 等接口中。将 8位二进制码转换为 10 位二进制码，具备良好的直流平衡性。其目的是防止串行的数据出现长时间的连续 0或者连续 1，因为这样会使得信号的直流电压不稳定，8B/10B 编码可以保证直流平衡。另一个目的是可以提供给接收端一个清晰的边界，接收端能在串行数据流中确定某个 10B 的起始边界，利于接收端恢复信号，而且接收端可以判断数据是否出错。当出现 8B/10B 错误的时候，大概率是链路质量有问题。同时，8b/10B的缺点在于有 20%的额外开销。8 位数据作为一个 10 位实体被传输。数据的低 5位被编码成一个 6 位组（5b/6b 部分），前 3 位被编码成一个 4 位组（3b/4b 部分）。这些编码组串联在一起，形成在电线上传输的 10 位符号数据符号通常被称为D.x.y，其中x的取值范围是0-31，y的取值范围是0-7。使用 8B/10B 编码的标准还定义了最多 12 个控制字符，可以替代数据符号发送。这些控制字符可以被用来表示帧开始、帧结束、链路空闲等。1.3 接收器 每个收发器都有一个接收器，它由 PCS 和 PMA 组成。图 2 所示为接收器的功能框图。数据流首先会进入 PMA 子层，然后进入 PCS 子层。最终以并行数据的方式输出到 FPGA 中。接收器的主要功能有时钟数据恢复（CDR）、相位对齐以及串并转换等。通过这些功能最终可以将高速串行数据转换成并行数据进行输出。图 2 接收器功能框图 1.3.1 接收端口 根据接收器的功能框图，可以发现接收器通过接收串行差分数据，由于数据通道的带宽有限，接收到的信号会有衰减，将衰减的信号送入接收均衡器中，对信号的高频损失进行补偿。通过均衡器后，信号会进入时钟恢复电路，由于高速串行传输采用了自同步技术，数据在传输过程中没有随路时钟，所以在时钟恢复电路中把发送端的时钟和数据进行恢复。随后数据进入 SIPO 进行串并转换，转换后的数据再到 PCS 子层。在 PCS 子层，接收信号首先进入极性控制模块，可以选择把信号反转传输，此功能主要用于 PCB 设计过程中接收端差分信号接口的正负极接反时，仍不影响信号接收。在信号送入对齐模块之前，还可以通过PRBS 检查器产生伪随机序列来检验信号的完整性，然后送入 Comma（K 码）对齐模块进行检测，检测到发送端发送的 K 码后，将其移动到字节边界，确保接收端收到的并行数据和发送端发送的数据一致。将信号送入 8b/10b 解码模块进行解码操作后，送入弹性缓冲区中把 PCS 层的 RXUSRCLK 时钟域和 RXUSRCLK2 时钟域的相位差消除，然后送入用户端口模块。FPGA内部逻辑接口从GTX收发器的RXDATA端口接收数据。端口的实际宽度由 GTX 收发器的发送端的INTDATAWIDTH 属性配置和 8B/10B 解码器状态决定。因此端口的宽度可以是 8、10、16、20、32 和 40 比特。接口的并行时钟(RXUSRCLK2)的速率是由接收端的线速率，RXDATA 端的宽度和是否使用 8B/10B 解码器来决定。FPGA 的接收接口使用两个并行时钟：RXUSRCLK、RXUSRCLK2，RXUSRCLK 是 GTX 收发器的物理编码子层(PCS)逻辑的内部时钟。RXUSRCLK 时钟的速率由 GTP内部数据宽度和接收端线速率决定。具体的关系如式所示：RXUSRCLK=Line RateInternal Datapath Width 解串器8B/10B编码发送缓冲区RXDATA32B/10B/8B物理编码子层（PCS）物理介质接入（PMA）RX+RX-弹性缓冲区FPGARX接口中国科技期刊数据库 工业 A-80-1.3.2 时钟数据恢复 时钟数据恢复电路可以实现从串行数据流中将恢复时钟提取出来的功能8。对于高速串行总线来说，一般情况下都是通过数据编码将时钟信息嵌入传输的数据流中，然后在接收端通过时钟恢复功能将时钟信息提取出来，并用这个恢复出来的时钟对数据进行采样。只要恢复时钟的线速率与接收机的线速率相匹配，且有充分得数据传输，时钟数据恢复电路就能够提取出时钟。时钟恢复主要是从接收到的非归零码中将嵌入在数据中的时钟信息提取出来。通常时钟数据恢复电路是一个有振荡器的反馈环路，通过环路调节震荡时钟的相位来跟踪输入数据中的嵌入时钟。为了找到时钟信息，一般采取的是边沿检测技术。1.4 GTX 收发器 RX 端初始化设计 GTX 收发器的 RX 端在工作之前必须进行复位，初始化过程包括两个步骤：1.4.1 初始化驱动 RX 端提供时钟的 PLL 初始化 RX 端 PMA 和 PCS 层的数据路径 RX 接收端可以从 QPLL 接收时钟。RX 端在进行初始化之前，该 RX 端的 PLL 必须先进行初始化，而且 PLL的复位操作和 RX 端功能模块的复位相互独立。RX 端数据路径的初始化操作必须在关联的 PLL 被锁定后才能进行。GTX 核接收端复位流程首先是对锁相环复位QPLLRESET 进行复位，当复位完成并且 PLL 锁定后，QPLLLOCK 标志位拉高，此时通过用户逻辑产生GTRXRESET 下降沿，GTX 核检测到此下降沿后，进入复位状态机的复位流程，对 PMA 子层和 PCS 子层进行复位，当复位完成后，RXRESETDOWN 标志位拉高，当此标志位拉高后，可以对输入数据进行解串操作。复位状态机有两种方式进行初始化操作：顺序模式和独立模式。顺序模式允许用户在任意时刻启动重置，使复位流程重新执行。而在独立模式下，模块的复位可以独立执行而相互之间不会互相影响。不管选择哪种模式，只有当应用程序 使用的时钟均处于稳定状态下，并且用户接口已做好准备接收来自 GTX 收发器的数据后，用户逻辑才能将 RXUSERRDY 信号置高。RX 复位状态机才会对 PCS 子层的各个功能模块进行复位。1.5 GTX 参考时钟 对于高速数据传输来说，GTX 收发器要求低抖动、高品质的参考时钟。在 xilinx 的 7 系列 FPGA 中，4个 GTX 为一组，简称 Quad。一个 Quad 包含 4 个 channel（每个 channel 包含一个 GTX），1 个 QPLL 和 2 个差分输入参考时钟。在 FPGA 内部可以对 GTX 收发器提供参考时钟的 PLL 分为两种，分别为 channel PLL(CPLL)和 Quad PLL（QPLL）。两者的区别在于支持的数据链路数量和线速率不同，每个 CPLL 只支持一条数据通道，支持的速率为 1.6GHz3.3GHz，而 QPLL 支持四条数据通道，支持的速率分为两档，低档位支持 5Ghz8GHz，高档位支持 9.8GHZ12.5GHz。每个 Quad 中的 GTX 通道有 6 个可用的参考时钟输入：两个外部输入参考时钟，经过 IBUFDS 后就是GTREFCLK0 和 GTREFCLK1；来自于 Quad 上面的两个参考时钟引脚对，GTSOUTHREFCLK0 和 GTSOUTHREFCLK1；来 自 于 Quad 下 面 的 两 个 参 考 时 钟 引 脚 对，GTNORTHREFCLK0 和 GTNORTHREFCLK1。具体选择哪个作为参考时钟，QPLL 可以通过多路选择器进行选择，如图 3 所示。CPLL 选择参考时钟同 QPLL 一样，如图 4所示。图 3 QPLL 多路时钟选择结构框图 图 4 CPLL 多路时钟选择结构框图 经过Quad内部的参考时钟选择模块选择后输出至Quad 锁相环（QPLL）或者通道锁相环（CPLL），经锁相12345607QPLLGTREFCLK0GTXE2_COMMONQPLLREFCLKSEL2:0GTREFCLK1GTNORTHREFCLK0GTNORTHREFCLK1GTSOUTHREFCLK0GTGREFCLKGTSOUTHREFCLK1QPLLOUTCLKQPLLOUTREFCLK12345607CPLLGTREFCLK0GTXE2_CHANNELCPLLREFCLKSEL2:0GTREFCLK1GTNORTHREFCLK0GTNORTHREFCLK1GTSOUTHREFCLK0GTGREFCLKGTSOUTHREFCLK1CPLLOutputCLK中国科技期刊数据库 工业 A-81-环倍频后的时钟可以作为 PMA 和 PCS 子层以及用户逻辑接口的参考时钟。2 GTX 数据回环测试设计 2.1 回环模式介绍 回环模式的数据由发送端输入，接收端输出。由于数据流向路径从发送端到接收端是一个环路，所以称为回环模式。回环模式的作用是可以对整个数据链路进行检查和定位错位。GTX 提供了四种不同的回环测试模式。如图 5 所示：图 5 GTX 数据回环模式 从图中可以看出：可以从所处位置来划分不同的回环模式。对于收发器而言，TX-PCS 和 RX_PCS 构成的是近端 PCS 回环，近端 PCS 回环模式是在 PMA 子层进行并串转换和串并转换操作之前返回数据，发送端发送并行数据，在整个回环中数据传输的形式只有并行传输这一种，最终以并行形式将数据输出，即图中 1号路径。由 TX_PCS、RX_PCS、TX_PMA 和 RX_PMA 构成的是近端 PMA 回环，近端 PMA 回环是由一个完整收发器的发送端输入数据到 PCS，然后再到 PMA，经过串并转换以后通过串行数据的形式输出到接收端的 PMA，再进行一次串并转换操作，以串行数据的形式输出到接收端的 PMA，最后通过串并转换将并行数据送入接收端的 PCS，最终以并行数据输出，即图中的 2 号路径。这个过程涉及了完整的串行收发器，整个数据传输的过程中，并行和串行的数据传输形式都有涉及。3 号路径是远端 PCS 回环模式，4 号路径是远端 PMA 回环模式。由于本次设计只使用 1 块开发板进行测试，所以不进行远端回环测试。2.2 GTX IP 核端口配置 本次实验根据实际需求，通过 Transceivers IP核配置 GTX 端口。GTX 端口支持多种通信协议，本文根据实际需求选择 start from scratch。选择 4 个数据通道，在布线和时钟配置界面，参考时钟选择 QPLL，GTX 时钟资源分布示意图如图 6 所示。图 6 GTX 时钟资源分布示意图 在 IP 核控制器中选择数据通道位宽选择 16bit，编码方式采用 8B/10B 编码，编码后内部数据位宽是20bit，对齐码设置为 K28.5，配置结果如图 7-图 8 所示：图 7 GTX IP 核控制器数据位宽参数选择 图 8 GTX IP 核控制器对齐码参数选择 最终配置结果如图 9 所示：图 9 GTX IP 核控制器参数配置 2.3 回环测试验证方法 Vivado 软件为用户提供了一个可以实时抓取信号波形的 Debug IP 核：ILA 集成逻辑分析仪。通过这个逻辑分析仪可以定位程序的故障点在哪里9-10。本次实验通过调用 ILA IP 核，对仿真数据、GTX 发送端数据以及 GTX 接收端数据进行信号抓取，可以清楚明了的观测接收端的数据是否和发送端的数据相同。从而验证数据回环测试的正确性。3 仿真测试 可以通过设置 LOOPBACK 端口进行选择回环模式。RX_PCSRX_PMATX_PCSTX_PMA数据检测模块数据发生模块RX_PMATX_PMARX_PCSTX_PCS近端GTX远端GTX1234中国科技期刊数据库 工业 A-82-本次实验选择进行近端 PCS 回环模式，通过 VIO 生成gt0_loopback_ogt3_loopback_o，控制 IP 核是否进行数据回环测试。将四路数据链路的 LOOPBACK 均设置为 001，如图 10 所示：图 10 VIO 参数设置 近端 PCS 回环模式是在并串转化和串并转换之前的数据回环模式，所以发送端和接收端的数据均为并行数据。本次实验通过 data_simu 模块在 GTX IP 核输出的 gt0_txusrclk2_i 时钟下循环生成 16 位的仿真数据和 2 位的 K 码。同时将生成的数据送给 GTX IP 核的发送端 gt0_txdatagt3_txdata。通过 data_simu 模块中的 ila 核，可以观察到生成的仿真数据。本次实验生成四路仿真数据和 K 码，如图 11-图 12 所示。图 11 仿真数据及 K 码 图 12 gt0-gt3 通道仿真数据 成功设置回环测试模式后，可以通过观察 IP 核接收端的数据 gt0_rxdata_ogt3_rxdata_o 判断接收的数据是否和送入发送端的数据相同。接收端的数据如图 13-图 14 所示。图 13 gt0/gt3 通道具体接收数据 图 14 gt1/gt2 通道具体接收数据 从ila核观察的结果分析，gt0_rxdata_ogt3_rxdata_o 存在数据高低位倒序的问题。所以建立 rxdata_K_order 模块对仿真数据和 K字符进行高低位调整。对调整后的数据进行信号抓取，结果如图 15-图 17 所示：图 15 gt0/gt2 通道具体数据 图 16 gt3 通道具体数据 图 17 gt4 通道具体数据 将调整后的接收端数据和仿真数据以及发送端数据进行对比，可以验证数据传输的准确性。本次实验只验证数据回环的准确性，数据对齐功能通过后续其他模块进行实现。4 结论 本次实验通过构建 GTX 数据回环测试程序，证明了 GTX 控制器在线速率为 3.125Gbps 时，各通道依然可以正确传输数据，可以实现高速率下数据传输的正确性和完整性。该设计最终应用于雷达数据的多通道数据传输应用方面。参考文献 1石超,王健,来金梅.基于 BIST 方法的新型 FPGA 芯片 CLB 功能测试方法J.复旦学报(自然科学版),2017,16(18):7.2李晋华,白鹏,卢光献.一种高速串行的 FPGA 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