基于面向TTE的新型数据综合系统的设计与实现.pdf
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1、2024 年第 1 期仪 表 技 术 与 传 感 器Instrument Technique and Sensor收稿日期:2023-07-06基于面向 TTE 的新型数据综合系统的设计与实现张会新1,洪应平1,姚玉林2,杨应杰11.中北大学仪器科学与动态测试教育部重点实验室;2.91515 部队 摘要:针对传统总线无法实时网络传输,新型总线时间触发以太网(TTE)兼容 IP 协议和 IEEE802.3协议,但 TT 业务和 BE 业务需设备满足 TTE 协议,实际工程缺少适用性的问题,设计了一种基于 FPGA的时间触发以太网数据综合系统。该数据综合系统以 FPGA 作为核心控制器,千兆网作为
2、主要通信接口,在满足高速率、高宽带、高灵活的前提下,设计出数据综合模块,将多种传统总线与 TTE 总线良好兼容。试验结果表明:系统在同步精度高达 40 ns、通信抖动仅为 392 ns 的前提下,数据转换收发无误码现象。同时将多种数据混合编帧,具备极高的稳定性与灵活性,为 TTE 网络数据服务于实际工程提供了可靠的解决方案。关键词:时间触发以太网;时钟同步;协议兼容;数据融合中图分类号:TP393 文献标识码:ADesign and Implementation of New Data Synthesis System for TTEZHANG Huixin1,HONG Yingping1,Y
3、AO Yulin2,YANG Yingjie11.Key Laboratory of Instrumentation Science and Dynamic Measurement,Ministry of Education,North University of China;2.91515 MilitaryAbstract:In response to the inability of traditional buses for real-time network transmission,the new bus time triggered Eth-ernet(TTE)is compati
4、ble with the IP protocol and IEEE802.3 protocol.However,the TT and BE services require equipment to meet the TTE protocol,which is a problem of lack of applicability in practical engineering.A time triggered Ethernet data synthe-sis system based on FPGA was designed.The data integration system used
5、FPGA as the core controller and gigabit network as the main communication interface.Under the premise of meeting high-speed,high bandwidth,and high flexibility,a data integration module was designed,which is well compatible with various traditional buses and TTE buses.The experimental results show t
6、hat the system has a synchronization accuracy of up to 40 ns and communication jitter of only 392 ns,and there is no error in data conversion and transmission.At the same time,multiple types of data are mixed for framing,which has extremely high stability and flexibility,providing a reliable solutio
7、n for TTE network data service in practical engineering.Keywords:time triggered Ethernet;clock synchronization;protocol compatibility;data fusion0 引言TTE 是目前基于以太网的新型总线技术,将传统以太网与时间确定性紧密联系。相较于传统以太网,TTE 具有高宽带、实时性、确定性、可靠性等特点1-3。通过计算 PCF 帧以及获取同步时间来提高时钟同步精度4-6,能够有效实现全局时钟同步,显著提高了网络数据的可靠性和网络资源利用率。同时,TTE 完全兼容
8、 AS6802 协议和 IEEE802.3 协议7-9。而 TTE 发展已成必然趋势,读取 TT 数据需设备兼容 TTE 协议,传统总线与新型总线无法混合编帧。同时,在实际工程中设备采用多种通信端口。各种通信端口协议、传输距离、通信速率不同10-12。数据组合存在冗杂的数据处理问题。综合上述背景,本文提出了面向 TTE 的新型数据综合系统的设计与实现,将多种协议数据综合传输与 TTE 相融合,实现了远程控制。在能够满足系统高稳定性、高确定性要求的同时,还可通过上位机调控所需数据流,提高测试效率。1 总体设计方案测试系统遵循模块化、高稳定和高效率的设计思想,整个系统由 3 块模块构成,分别为数据
9、源模块、数据综合模块和交换机模块,数据源模块作为背板使数据综合模块和交换机模块通信。模块与模块之间使用 VPX高速接插件,完成各模块之间数据传输。同时,各模块上配备 1 块 TTE 核心板,内部集成 TTE 功能协议,方便接收 TTE 数据流。其总体设计框图如图 1 所示。该系统主要实现数据接收与发送两部分。TTE18 仪 表 技 术 与 传 感 器第 1 期图 1 系统总体框图数据由数据源模块,经 TTE 交换机模块将数据流传输到数据综合模块,以此来实现数据接收。数据综合模块可将接收 TTE 数据经扩展数据输出网口发送给计算机,通过对比来验证数据的准确性。同时,数据综合模块底板可以接收 LV
10、DS 数据、RS-422 数据,还配备千兆以太网口接口。该模块将接收的多种数据经综合编帧,按要求输出。2 关键硬件电路设计2.1 TTE 交换机模块系统中 TTE 交换机板卡作为“交通枢纽”,实现TTE 数据的接收与转发,不参与数据流的综合编帧。该板卡所使用的以太网 PHY 芯片为 88E1145。TTE核心板与底板各配备 1 块 88E1145 芯片,底板为 TTE核心板引出 3 路以太网口:第 1 路与上位机相连,方便更改 TTE 核心板的参数配置,同时监控交换机数据延迟与抖动,以及 TTE 同步精度;第 2 路与 TTE 数据源板卡相连,转发 TTE 流数据;第 3 路镜像输出流过交换机
11、的数据,方便监控。底板中扩展出以太网接口,通过接插件与数据综合板互通,形成 TTE 数据回路。2.1.1 电源电路设计为使系统更加稳定,设计电源输入电压为 5 V,同时各模块电源分离处理,减少器件之间干扰。为保证系 统 稳 定 以 及 启 动 需 大 电 流 推 动,选 用LMZ31710RVQTD 稳压芯片。在满足系统不同电流运行的情下,可通过调节 VOUT、FB 引脚的电阻提供稳定电压。图 2 为 LMZ3170RVQTD 电路图。图 2 LMZ3170RVQTD 电路图2.1.2 网络变压器设计为了增强电流信号,增大传输距离,提高抗干扰能 力,设 计 了 网 络 变 压 器 电 路,如
12、图 3 所 示。GST5009LF 适合长距离千兆以太网、全双工应用,支持 4 对 5 类 UTP 电缆,适用于极端环境。图 3 网络变压器电路2.2 数据综合模块数据综合板卡用于整合处理数据。板卡中配备TTE、RS-422、传统以太网、LVDS 通信接口。主控芯片为 XC7K160T,其内部有8 对高速串行收发器,通信速率为12.5 Gbit/s,更高效处理数据。36 Kbit 双端口 RAM,内置 FIFO 逻辑,用于片上数据缓冲。支持1 866 Mbit/s的 DDR3 接口。该板卡具有缓存功能,将其他数据与TTE 数据进行混合编帧。RS-422 等其他类型数据在帧中有固定位置,最终通过
13、以太网传输到上位机。2.2.1 千兆网电路设计为了提高数据综合编帧能力,确保数据传输的稳定性和有效性,设计了千兆网电路,如图 4 所示。图 4 88E1111 电路图88E1111-BAB2I000 芯片可依据混合信号实现均衡、回声和串扰消除,同时以每 s 千兆位的速率进行数据恢复和纠错。该芯片复位时低电平有效。复位信号拉高前芯片上电 10 ms,其拉高时钟需 10 个时钟周期。同时,操作 MDIO 接口还需再等 5 ms。复位通过配置 CONFIG6:0 引脚可实现 PHY Adderss、PHY Operate Mode(操作模式)、Auto-Negotiation(自适应模式)。PHY
14、芯片模式配置如表 1 所示。28 第 1 期张会新等:基于面向 TTE 的新型数据综合系统的设计与实现 表 1 PHY 芯片模式配置引脚引脚连接硬件配置位设置配置 CONFIGO0LED_RX010PHY 地址位2:0=010CONFIGO1LED_LINK10110使能 Pause,PHY 地址位4:3=10。CONFIGO2LED_LINK100101自协商千兆网CONFIGO3LED_DUOLEX011使能 MDI 交叉,不能使 125CLK。CONFIGO4VSS000无时钟自协商千兆光口CONFIGO5VDDO111不使能光口电口自适应,不使能睡眠。CONFIGO6LED_LINK1
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