集成电路课程设计CMOS二输入与门.doc

课程设计任务书

学生姓名： 王伟 专业班级： 电子1001班
指导教师： 刘金根 工作单位： 信息工程学院
题 目: 基于CMOS的二输入与门电路
初始条件：
计算机、Cadence软件、L-Edit软件
规定完毕的重要任务: （涉及课程设计工作量及其技术规定，以及说明书撰写等具体规定）
1、课程设计工作量：2周
2、技术规定：
（1）学习Cadence IC软件和L-Edit软件。
（2）设计一个基于CMOS的二输入的与门电路。
（3）运用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》规定撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。
时间安排：
2023.11.22布置课程设计任务、选题；讲解课程设计具体实行计划与课程设计报告格式的规定；课程设计答疑事项。
2023.11.25-11.27学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。
2023.11.28-12.5对二输入与门电路进行设计仿真工作，完毕课设报告的撰写。
2023.12.6 提交课程设计报告，进行答辩。

指导教师署名： 年 月 日
系主任（或责任教师）署名： 年 月 日

目 录
摘要………………………………………………………………….....2
绪论…....………………………………………….…………………....3
一、设计规定 4
二、设计原理 4
三、设计思绪 4
3.1、非门电路 4
3.2、二输入与非门电路 6
3.3、二输入与门电路 8
四、二输入与门电路设计 9
4.1、原理图设计 9
4.2、仿真分析 10
4.3、生成网络表 13
五、版图设计 ………………………20
5.1、PMOS管版图设计…………..……………….……..20
5.2、NMOS管版图设计…….………………………….….22
5.3、与门版图设计……..………………….…………...…23
5.4、总版图DRC检查及SPC文献的生成…………....…25
六、心得体会………………………………………………..…….......28
七、参考文献……………………………………………………....…29
八、附录…………………………………………………..…………...30 摘要
本文从设计到仿真以及后面的版图制作等重要用到了Cadence IC软件和L-Edit软件等。设计的题目是基于CMOS的二输入与门电路，电路设计的思绪是使用一个二输入的与非门加一个反相器来实现二输入与门的功能，其中电路设计部分用的是Cadence IC软件，仿真部分重要做的是时序仿真，后面的版图制作用的是L-Edit软件，由于版图制作只使用了一个L-Edit软件，所以版图完毕之后只做了一个基本的DRC检查。
关键词：CMOS门电路、与非门、非门、与门

Abstract
In this paper, from design to production simulation and the back of the map, mainly use the Cadence IC software and L - Edit software, etc. Design the topic is based on CMOS two input and gate, circuit design train of thought is to use a two input nand gate and an inverter to realize the input and the function of the door, the circuit design part with Cadence IC software, main do is timing simulation, simulation of the back of the map production using L - Edit software, due to the map making only USES a L - Edit software, so the layout is completed only done a basic DRC check.
Keywords: CMOS gate, NAND gate, NOT gate, AND gate

绪论
随着微电子技术的快速发展，人们生活水平不断提高，使得科学技术已融入到社会生活中每一个方面。而对于现代信息产业和信息社会的基础来讲，集成电路是改造和提高传统产业的核心技术。随着全球信息化、网络化和知识经济浪潮的到来，集成电路产业的地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性产业。 
集成电路有两种。一种是模拟集成电路。另一种是数字集成电路。从制造工艺上可以将目前使用的数字集成电路分为双极型、单极型和混合型三种。而在数字集成电路中应用最广泛的就是CMOS集成电路，CMOS集成电路出现于20世纪60年代后期，随着其制造工艺的不断进步，CMOS电路逐渐成为当前集成电路的主流产品。本课程设计讲的是数字集成电路版图设计的基本知识。然而在数字集成电路中CMOS门电路的制作是非常重要的。本文便是讨论的CMOS与门电路的设计仿真及版图等的设计。
版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才干开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，L-Edit软件的的版图设计软件帮助设计者在图形方式下绘制版图。
对于复杂的版图设计，一般把版图设计提成若干个子环节进行：
（1）划分 为了将解决问题的规模缩小，通常把整个电路划提成若干个模块。
（2）版图 规划和布局是为了每个模块和整个芯片选择一个好的布图方案。
（3）布线 完毕模块间的互连，并进一步优化布线结果。
（4）压缩 是布线完毕后的优化解决过程，他试图进一步减小芯片的面积。
一、设计规定
1、规定：用MOS器件来设计二输入与门电路。
2、内容：用Cadence软件进行电路原理图的绘制，生成网络表并进行交直流分析及瞬态分析。
3、用L-Edit软件进行电路版图的制作及DRC的检查。
二、设计原理
二输入与门有两个输入端A和B以及一个输出端Q，只有当A端和B端同时为高电平时输出才为高电平，否则输出都为低电平，即Q=AB。与门的电路符号和真值表如图1所示：

A
B
Q
0
0
0
0
1
0
1
0
0
1
1
1

图1 与门逻辑符号和真值表
由于本次是用CMOS管构建的二输入与门，而CMOS管的基本门电路有非门、与非门、或非门等，所以要想实现用CMOS管搭建出二输入与门电路，由关系式Q==AB可知可以用一个二输入与非门和一个非门连接，这样就可以实现一个二输入与门的电路。本次设计就是用一个二输入与非门加一个非门从而实现了二输入与门的功能。
三、设计思绪
3.1非门电路
CMOS非门即反相器是由一个N管和一个P管组成的，P管源极接Vdd，N管源极接GND，若输入IN为低电平，则P管导通，N管截止，输出OUT为高电平。若输入IN为高电平，则N管导通，P管截止，输出OUT为低电平。从而该电路实现了非的逻辑运算，构成了CMOS反相器。CMOS反相器的电路图如下图2所示.

图2 CMOS反相器电路图
当Ui=UIH = VDD,VTN导通,VTP截止,Uo =Uol≈0V 
当Ui= UIL=0V时,VTN截止,VTP导通,UO = UOH≈VDD 
低电平输出特性
当输出为低电平时，即v0=VOL时，反相器的P沟道管截止、N沟道管导通，工作状态如图3所示，低电平输入特性如图4所示。

图3 CMOS反相器的低电平输出状态

图4 CMOS反相器的低电平输出特性
(2)高电平输出特性
当输出为高电平时，即v0=VOH时，反相器的N沟道管截止、P沟道管导通，工作状态如图5所示，低电平输入特性如图6所示。

图5 CMOS反相器的高电平输出状态

图6 低电平输入特性
尚有就是CMOS电路的优点:       
（1）微功耗。CMOS电路静态电流很小，约为纳安数量级。 
（2）抗干扰能力很强。输入噪声容限可达成VDD/2。 
（3）电源电压范围宽。多数CMOS电路可在3～18V的电源电压范围内正常工作。
（4）输入阻抗高。 
（5）负载能力强。CMOS电路可以带50个同类门以上。 
（6）逻辑摆幅大（低电平0V，高电平VDD ）
3.2二输入与非门电路
二输入CMOS与非门电路，其中涉及两个个串联的N沟道增强型MOS管和两个个并联的P沟道增强型MOS管。每个输入端连到一个N沟道和一个P沟道MOS管的栅极。当输入端A、B中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B全为高电平时，才会使两个个串联的NMOS管都导通，使两个个并联的PMOS管都截止，输出为低电平。设计电路图如下图7所示：

图7 CMOS与非门电路
二输入与非门电路的逻辑符号和真值表如下图8所示：
图8

A
B
Q
0
0
1
0
1
1
1
0
1
1
1
0

  如上图7中所示，设CMOS管的输出高电平为“1”，低电平为“0”，图中T2、T4为两个串联的NMOS管，T1、T3为两个并联的PMOS管，每个输入端（A或B）都直接连到配对的NMOS管（驱动管）和PMOS（负载管）的栅极。当两个输入中有一个或一个以上为低电平“0”时，与低电平相连接的NMOS管仍截止，而PMOS管导通，使输出Y为高电平，只有当两个输入端同时为高电平“1”时，T2、T4管均导通，T1、T3管都截止，输出Y为低电平。 
由以上分析可知，该电路实现了逻辑与非功能，即Y=。

3.3二输入与门电路
在本次设计中，二输入CMOS与门电路是由一个二输入CMOS与非门电路和一个非门（反相器）组成，其中二输入与非门涉及两个个串联的N沟道增强型MOS管和两个个并联的P沟道增强型MOS管，而反相器是由一个N管和一个P管组成的。二输入与非门的输出即为反相器的输入，A、B输入端连到一个N沟道和一个P沟道MOS管的栅极，输出极Q为反相器的输出端。当输入端A、B中只要有一个为低电平时，与非门部分就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平，从而使反相器的输入为高电平，使反相器的NMOS管导通PMOS管截止，使反相器输出即Q端输出低电平；仅当A、B全为高电平时，才会使与非门部分的两个串联的NMOS管都导通，使两个个并联的PMOS管都截止，输出为低电平进而使反相器部分的PMOS管导通NMOS管截止，使输出端Q输出高电平，这样也就实现了二输入与门的功能。设计电路图如下图8所示：

图8
与门电路的逻辑符号和真值表如上文的图1中所示。

四、二输入与门电路设计
4.1原理图设计
一方面打开Cadence16.5选择其中的Design Entry CIS子软件，在弹出的窗口中选择orCAD Capture CIS，如下图9所示：

图9 软件选择
进入工作界面之后在菜单栏中选择File按钮然后选择New选项下面的子选项Project来建立新的工程，如下图10所示：

图10 新建工程文献
点击OK之后就能进入工作界面，如下图11所示：

图11 Cadence工作界面
点击菜单栏中的Place按钮选择Part选项调出元件库，然后点击右边中的处加载需要用到的一些元件库。
从组件库引用模块:编辑反相器电路会运用到NMOS, PMOS, Vdd 与Gnd 这4 个模块，所以要从组件库中复制NMOS, PMOS, Vdd 与Gnd 这4 个模块到文献，并在PAGE1编辑画面中引用。最后画好的电路原理图如下图12中所示：

图12 二输入与门电路原理图
4.2仿真分析
电路原理图画好之后接下来便是仿真分析了，Cadence软件提供了直流分析、交流分析、瞬态分析和静态工作点分析等四种分析模式。然而本次我们做的是门电路，输入输出信号都是电平信号，研究的是输入输出信号随时间的变化关系，所以只需要做瞬态分析就行了。
一方面点击菜单栏中的Pspice按钮选择New Simulation命令来新建一个仿真文献，在Name中输入仿真文献名，点击Creat后，在本来的工程文献夹中就会自动生成一个相应名字的文献夹，后面所做的仿真结果和工程均保存在该文献夹下，如下图13中所示

图13 仿真文献建立
完毕上面的操作之后，会弹出如下图14中所示的仿真参数设立窗口

图14 仿真参数设立窗口
在Analysis type（分析类型）中我们选取Time Domain（Transient）（瞬态分析），然后在后边的起始时间和终止时间分别设立0和300ms，分析时间步长设立为0.1ms。完毕之后点拟定。再在仿真工具栏中点击图标来进行仿真。这样又调出了Pspice的界面，再点击来加入观测波形，如下图15中所示：

图13 仿真端口选择界面
最后出现的A输入端的波形如下图14中所示：

图14 A输入端波形
最后为了同时观测到A、B输入端和输出端Q的波形，还能点击Plot菜单下的Add Plot to Window命令来增长窗口显示的波形，最后加入B输入口和Q输出口后的波形如下图15中所示：

图15 输入输出端波形显示
从图中可以看到只有当A端口和B端口同时为高电平时输出口Q才为高电平，否则输出口Q一直为低电平，波形显示出电路符合与门电路的功能，即Q=AB。并且从图中还能看到输出口Q的波形中有一些分立线状波形，这些是由于A输入端和B输入端处在上升或者下降沿的时候虽然电平并不是标准的高电平，但电压并不为0，在仿真的时候软件将这些电平统一作高电平解决，所以才会出现一些分立的线状波形存在。
4.3生成网络表
电路仿真成功之后接下来就能生成网络表了，点击仿真界面左侧的图标（View Simulation Output File）就能看到生成的网络表，该电路的网络表如下：
**** 12/21/13 23:02:10 ****** PSpice 16.5.0 (April 2023) ****** ID# 0 ********

** Profile: "SCHEMATIC1-yumen" [ D:\cadence project\yumendianlu-pspicefiles\schematic1\yumen.sim ]

**** CIRCUIT DESCRIPTION

******************************************************************************

** Creating circuit file "yumen.cir"
** WARNING: THIS AUTOMATICALLY GENERATED FILE MAY BE OVERWRITTEN BY SUBSEQUENT SIMULATIONS

*Libraries:
* Profile Libraries :
* Local Libraries :
* From [PSPICE NETLIST] section of E:\Cadence\SPB_16.5\tools\PSpice\PSpice.ini file:
.lib "nom.lib"

*Analysis directives:
.TRAN 0 300ms 0 0.1m
.PROBE V(alias(*)) I(alias(*)) W(alias(*)) D(alias(*)) NOISE(alias(*))
.INC "..\SCHEMATIC"

**** INCLUDING SCHEMATIC ****
* source YUMENDIANLU
.EXTERNAL OUTPUT Q
M_M1 N00323 N00394 N00265 N00265 MbreakP
M_M2 N00323 N00285 N00265 N00265 MbreakP
M_M3 N00323 N00285 N00351 0 MbreakN
M_M4 N00351 N00394 0 0 MbreakN
M_M6 Q N00323 0 0 MbreakN
M_M5 Q N00323 N00265 N00265 MbreakP
V_V1 N00265 0 5Vdc
V_A N00285 0
+PULSE 0 5 0 0.4us 0.5us 10ms 20ms
V_B N00394 0
+PULSE 0 5 0 0.4us 0.5us 20ms 40ms

**** RESUMING yumen.cir ****
.END

**** 12/21/13 23:02:10 ****** PSpice 16.5.0 (April 2023) ****** ID# 0 ********

** Profile: "SCHEMATIC1-yumen" [ D:\cadence project\yumendianlu-pspicefiles\schematic1\yumen.sim ]

**** MOSFET MODEL PARAMETERS

******************************************************************************

MbreakP MbreakN
PMOS NMOS
LEVEL 1 1
L 100.000000E-06 100.000000E-06
W 100.000000E-06 100.000000E-06
VTO 0 0
KP 20.000000E-06 20.000000E-06
GAMMA 0 0
PHI .6 .6
LAMBDA 0 0
IS 10.000000E-15 10.000000E-15
JS 0 0
PB .8 .8
PBSW .8 .8
CJ 0 0
CJSW 0 0
CGSO 0 0
CGDO 0 0
CGBO 0 0
TOX 0 0
XJ 0 0
UCRIT 10.000000E+03 10.000000E+03
DIOMOD 1 1
VFB 0 0
LETA 0 0
WETA 0 0
U0 0 0
TEMP 0 0
VDD 5 5
XPART 0 0

**** 12/21/13 23:02:10 ****** PSpice 16.5.0 (April 2023) ****** ID# 0 ********

** Profile: "SCHEMATIC1-yumen" [ D:\cadence project\yumendianlu-pspicefiles\schematic1\yumen.sim ]

**** INITIAL TRANSIENT SOLUTION TEMPERATURE = 27.000 DEG C

******************************************************************************

NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE

( Q) 50.10E-09 (N00265) 5.0000 (N00285) 0.0000 (N00323) 5.0000

(N00351)-543.6E-09 (N00394) 0.0000

VOLTAGE SOURCE CURRENTS
NAME CURRENT

V_V1 -1.002E-11
V_A 0.000E+00
V_B 0.000E+00

TOTAL POWER DISSIPATION 5.01E-11 WATTS

JOB CONCLUDED

**** 12/21/13 23:02:10 ****** PSpice 16.5.0 (April 2023) ****** ID# 0 ********

** Profile: "SCHEMATIC1-yumen" [ D:\cadence project\yumendianlu-pspicefiles\schematic1\yumen.sim ]

**** JOB STATISTICS SUMMARY

******************************************************************************

Total job time (using Solver 1) = .28
五、版图设计
5.1PMOS管版图设计
由于L-Edit软件在进行电路版图设计之前一方面得进行元器件版图的设计，而在本次电路中用到的元器件有PMOS管和NMOS管，所以在画与门版图之前一方面要先绘制好PMOS管和NMOS管的版图。
（1）打开L-Edit程序：L-Edit会自动将工作文献命名为Layout1.tdb并显示在窗口的标题栏上，如下图16中所示。
（2）另存为新文献：选择执行File/Save As子命令，打开“另存为”对话框，在“保存在”下拉列表框中选择存贮目录，在“文献名”文本框中输入新文献名称，如Ex1。

图16 L-Edit菜单栏
（3）替换设立信息：用于将已有的设计文献的设定（如格点、图层等） 应用于当前的文献中。选择执行File/Replace Setup子命令打开对话框，单击“From File”栏填充框的右侧的Browser按钮，选择X: \ Ledit1.1\Samples\SPR\example1\lights.tdb文献，如下图17所示，单击OK就将lights.tdb文献中的格点、图层等设定应用在当前文献中。
图17 替换设立信息窗口

图18 L-Edit工作窗口
设立好这些之后其它的都选择系统默认的值就行，然后就可以开始元件版图的绘制了。一方面绘制PMOS管的N Well层，在Layers面板的下拉列表中选取N Well选项，再从Drawing工具栏中选择按钮，在Cell0编辑窗口画出横向24格纵向15格的方形即为N Well，如图18中所示。

画好N Well层之后然后再继续按照规则一步步绘制好Active层、P Select层、Ploy层、Active Contact层、Metal1层等，每设计好一层并将其摆放到规定的位置，然后进行一次DRC检查，确认是否有错误，一切都无误之后就能保存了，制作好的PMOS版图如图19中所示。

图19 PMOS管版图
5.2NMOS管版图设计
在PMOS管设计好并保存之后就能开始绘制NMOS管的版图了，新建NMOS单元：选择Cell/New命令，打开Create New Cell对话框，在其中的New cell name栏中输入nmos，单击OK按钮。
绘制NMOS单元：根据绘制PMOS单元的过程，依次绘制Active图层、N Select图层、Ploy图层、Active Contact图层与Metal1图层，完毕后的NMOS单元如图20中所示。其中，Active宽度为14个栅格，高为5个栅格；Ploy宽为2个栅格，高为9个栅格；N Select宽为18个栅格，高为9个栅格；两个Active Contact的宽和高皆为2个栅格；两个Metal1的宽和高皆为4个栅格。

图20 NMOS管版图
5.3与门版图设计
在前两步中分别已经做好了PMOS管和NMOS管的版图设计，接下来就能开始进行与门版图的搭建和连线了。
启动L-Edit程序，将文献另存为EX2，将文献lights.tdb应用在当前的文献中，设定坐标和栅格。
复制单元：执行Cell/Copy命令，打开Select Cell to Copy对话框，将Ex1.tdb中的nmos单元和pmos单元复制到Ex2.tdb文献中。
引用nmos和pmos单元：执行Cell/Instance命令，打开Select Cell to
Instance对话框，选择nmos单元单击OK按钮，可以在编辑画面出现一个nmos单元；再选择pmos单元单击OK，在编辑画面多余一个与nmos重叠的pmos单元，可以用Alt键加鼠标拖曳的方法分开pmos和nmos，如图21中所示。

图21 元件引用
由于本次绘制与门电路需要用到3个PMOS管和3个NMOS管，所以上步中的引用pmos和nmos单元分别需要进行三次，然后再进行元器件之间的电路连接。
连接pmos和nmos的漏极：由于反相器pmos和nmos的漏极是相连的，可运用Metal1将nmos与pmos的右边扩散区有接触点处相连接，绘制出Metal1宽为4个栅格、高为11个栅格，进行电气检查，没有错误，如图22中所示。

图22 版图DRC检查

按照电路原理图一步一步将所有的线路都连接好，然后再标出Vdd、GND节点以及输入输出端口A、B、Q等节点。例如标注Vdd和GND节点的方法是单击插入节点图标，再到绘图窗口中用鼠标左键拖曳出一个与上方电源线重叠的宽为39栅格、高为5个栅格的方格后，将自动出现Edit Object(s)对话框，在“On”框的下拉列表中选择Metal1，如图22中所示。在Port name栏内键入Vdd，在Text Alignment选项中选择文字相对于框的位置的右边。然后单击“拟定”按钮。用同样的方式标出GND、A、B以及Q。

图22 输入输出节点设立

放好上面的所有节点标号之后最整个二输入与门电路的版图就算做好了，接下来再进行单元名称的修改。执行Cell/Rename Cell命令，打开Rename Cell Cell0对话窗口，将cell名修改为yumen。最后画好的完整版图如下图23中所示。

图23 二输入与门电路版图
5.4总版图DRC检查及SPC文献的生成
版图画好之后接下来就是做总版图DRC、ERC、LVS检查以及SPC文献的生成，由于本次设计是用的Cadence软件做的电路原理图设计，而版图设计是用的L-Edit软件，所以无法做LVS检查，同时由于L-Edit软件只提供了DRC检查，所以本次设计只做DRC检查。
选择Tools/DRC命令，打开Design Rule Check对话框，选中Write errors to files复选框将错误项目记录到yumen.drc文献或自行取文献名，单击“拟定”按钮，进行设计规则检查，结果如图24中所示

图24 二输入与门版图DRC检查
从图28中可以看到，整个与门电路的版图DRC没有错误，然后接下来就能生成SPC文献了。
执行Tools/Extract命令或单击图标，打开Extract对话框，在Extract definition file栏内选择X: \Ledit11.1\Samples\ SPR\example1\lights.ext文献，如图25所示。

图25 SPC文献设立界面
选择Output标签页，在“Comments”栏中，选择Write nodes name选项，在“Write nodes and devices as”栏内选中Names项，即设定输出节点以名字出现，并在SPICE include statement栏内输入“.include X: \Tspice81\models\m12_125.md”，然后单击Run按钮，即可提取yumen.spc文献，执行File/Open命令，打开yumen.spc文献。最后与门电路的SPC文献如下：
* Circuit Extracted by Tanner Research's L-Edit Version 11.10 / Extract Version 11.10 ;
* TDB File: D:\课件\L-Edit 11.1\L-Edit 11.1\L-Edit 11.1\workdesk\Ex2.tdb
* Cell: yumen Version 1.04
* Extract Definition File: ..\samples\spr\example1\lights.ext
* Extract Date and Time: 12/20/2023 - 20:17

.include D:\课件\L-Edit 11.1\L-Edit 11.1\L-Edit 11.1\workdesk\ext_devc.md

* Warning: Layers with Unassigned FRINGE Capacitance.
* <Poly1-Poly2 Capacitor ID>
* <Pad Comment>

* NODE NAME ALIASES
* 1 = OUT (34,291)
* 2 = Vdd (-111,309)
* 3 = GND (-111,270)
* 5 = B (-35.5,285)
* 6 = A (-95,286)

M1 OUT 4 Vdd Vdd PMOS L=2u W=5u $ (31 301.5 33 306.5)
M2 OUT 4 GND GND NMOS L=2u W=5u $ (31 277.5 33 282.5)
M3 4 B Vdd Vdd PMOS L=2u W=5u $ (-25.5 301 -23.5 306)
M4 4 A Vdd Vdd PMOS L=2u W=5u $ (-85 301 -83 306)
M5 4 B GND GND NMOS L=2u W=5u $ (-25.5 277.5 -23.5 282.5)
M6 4 A GND GND NMOS L=2u W=5u $ (-85 277.5 -83 282.5)

* Total Nodes: 6
* Total Elements: 6
* Total Number of Shorted Elements not written to the SPICE file: 0
* Output Generation Elapsed Time: 0.015 sec
* Total Extract Elapsed Time: 2.296 sec
.END
六、心得体会
本次课程设计在老师的悉心指导，同学们的热情帮助下，我已圆满完毕了本次课程设