高速通信系统中并行CRC计算及电路实现.pdf

第2 9 卷第1 期2024年1 月doi:10.13682/j.issn.2095-6533.2024.01.008高速通信系统中并行CRC计算及电路实现西安邮电大学学报JOURNAL OF XIAN UNIVERSITY OF POSTS AND TELECOMMUNICATIONSVol.29No.1Jan,2024张丽果1，张毅，曾泽沧，肖杉,曹亚莉,王睿？（1.西安邮电大学电子工程学院，陕西西安7 1 0 1 2 1；2.中国信息通信科技集团烽火通信科技股份有限公司，湖北武汉430 0 7 3摘要：针对高位宽数据情况下的循环穴余校验码（Cyclic RedundancyCode，C RC)电路计算工作频率较低以及资源占用过多的问题,设计并实现了一种并行CRC计算方法。该方法将CRC计算拆分为数据 CRC计算和余数 CRC计算两个部分，余数CRC计算由多个余数CRC计算模块级联完成，数据CRC计算模块由固定逻辑表达式实现，对二者计算结果做模二加法即得到CRC计算结果。根据数据长度选择相应的数据CRC计算模块和余数CRC计算模块的组合，以适应高位宽可变数据长度的CRC计算。以1 0 o Gbps远程直接数据存取（RemoteDirectMemoryAccess，RD-MA)通信系统中的1 0 2 4bits数据位宽CRC-32的计算为例，在VCU118开发板上实现了该算法的硬件电路。实验结果表明，所提设计仅使用47 6 0 个查找表和2 6 58 个触发器，整个系统带宽最高可达9 7.8 5Gbps，最高工作频率可达32 6 MHz。与其他相关方法相比，提出的方法具有较高的工作频率且资源占用较少。关键词：高速通信系统；循环穴余校验码；并行CRC计算；高位宽数据；远程直接数据存取中图分类号：TP399Parallel CRC calculation and circuit implementation inhigh speed communication systems文献标识码：A文章编号：2 0 9 5-6 533（2 0 2 4)0 1-0 0 7 1-1 0ZHANG Liguo,ZHANG Yil,ZENG Zecang,XIAO Shan?,CAO Yali?,WANG Rui?(1.School of Electronic Engineering,Xian University of Posts and Telecommunications,Xian 710121,China;2.Fiberhome Communication Technology Company Limited,China Information CommunicationTechnologies Group Corporation,Wuhan 430073,China)Abstract:A parallel cyclic redundancy code(CRC)calculation method is designed and implementedfor the CRC calculation circuits in case of high bit-width data,which has the problems of low calcu-lation working frequency and excessive resource consumption.The method splits the CRC calcula-tion into two parts:the data CRC calculation and the remainder CRC calculation.The remainderCRC calculation is accomplished by multiple remainder CRC calculation modules connected in cas-cade,and the data CRC calculation module is realized by a fixed logic expression,and the results ofthe two calculations are obtained by doing the modulo-two addition.The combination of data CRCcalculation module and residue CRC calculation module can be selected by data length to adapt tothe CRC calculation of variable data length with high bit width.Taking the CRC-32 calculation of1 024 bits data in 100 Gbps remote direct memory access(RDMA)communication system as an ex-ample,the hardware circuit of the algorithm is realized on the VCU118 development board.The ex-perimental results show that the proposed design uses only 4 760 lookup tables and 2 658 flip-flops,收稿日期：2 0 2 3-1 2-0 5基金项目：国家重点研发计划一“宽带通信和新型网络”专项项目（2 0 1 9 YFB1803600）引文格式：张丽果，张毅，曾泽沧，等.高速通信系统中并行CRC计算及电路实现J.西安邮电大学学报，2 0 2 4，2 9（1）：7 1-8 0.ZHANG L G,ZHANG Y,ZENG Z C,et al.Parallel CRC calculation and circuit implementation in high speed communication systemsJJ.Journal of Xian University of Posts and Telecommunications,2024,29(1):71-80.72and the whole system bandwidth can reach up to 97.85 Gbps,and the maximum operating frequen-cy can reach up to 326 MHz.Compared with other related methods,the proposed method has ahigher operating frequency and less resource consumption.Keywords:high speed communication system;cyclic redundancy check code;parallel CRC splittingcalculation;high bit width;RDMA在数字通信领域中，循环穴余校验码（CyclicRedundancy Code,CRC)是一种被经常用于校验通信过程中数据传输准确性的计算方法，CRC由分组线性码的分支演变而来，该方法可以根据计算机的通信数据，通过特定的数学运算生成简短而又具有检错和纠错能力的校验码1。例如，在以太网通信过程中，每个传输中数据包的最后部分都包含有一组4个字节长度的帧检验序列（Frame Check Se-quence,FCS），用于存人该数据包的CRC计算结果2 。CRC编码不仅简单而且具有很好的纠错能力，在通信系统中得到了广泛的应用1，然而由于CRC的校验范围是整个数据包，数据量较大且运算频繁，因此，一般使用硬件方法来实现CRC计算，以提高系统的性能3-5。采用线性反馈移位寄存器组（LinearFeedbackShift Register，LFSR)是CRC计算实现的经典方式之一6 。虽然LFSR方法简单且易于实现，但是该方法在每个时钟周期内只能处理一位二进制数据，效率较低，难以满足高速通信系统的数据处理要求，必须使用并行计算的方式来提高通信系统运行速度7-8 。实现并行CRC计算的常用方式有几种，例如，基于查找表（Look-Up Table,LUT)结构的计算方式9-1 0 ，但是，该类方法通常都需要存储大量的CRC余数表项，表项的数目与并行计算数据位宽之间呈二次幂关系，因此，在高位宽数据的情况下，硬件实现需要大量的存储单元。文献1 1 提出了一种并行逻辑门的CRC算法，随着并行计算数据位宽的逐步变大，逻辑门的级数会逐渐增多从而限制系统的工作频率，虽然可以通过添加流水线1 2 或分段运算-拼接1 3 的方式进行优化，但是，该方法仍然存在资源占用较高的问题。文献1 4通过构建两种矩阵推导出了一种生成并行CRC计算逻辑表达式的方法，也是目前在通信系统并行CRC计算中经常采西安邮电大学学报用的方法之一3，该方法适合于对固定位宽的计算，然而，在通信系统中，数据包头/尾的数据长度通常是不固定的，该方法无法适应可变数据位宽的计算方式C15，并行CRC计算需要能够灵活地改变计算的位宽。针对通信系统中长度不定的数据包头/尾的CRC计算问题，经典的CRC计算实现方式1 5-1 6 需要实现所有可能长度的CRC计算，随着数据位宽的逐步增大，导致所需要的CRC计算电路中的计算模块随之增多,资源的消耗较严重。文献1 7-1 8 使用了一种级联结构的CRC计算方式,不需要实现所有长度的计算模块，减少了资源消耗。但是，随着输人数据位宽的变大，该方法需要计算模块的级联级数相应增多，会导致系统工作频率的降低。文献1 9 利用回滚算法将CRC运算转变为矩阵线性运算，大规模的矩阵运算需要消耗大量的逻辑资源和存储单元。文献2 0 分别提出步长5算法和流水线回溯算法，相较之前的方法，对资源开销及吞吐性能进行了优化，但由于该方法设置的流水级过多，仍存在资源消耗较大的问题。为了提高在数据位宽较大情况下的并行CRC计算电路的工作频率并减小资源占用，在并行CRC计算逻辑表达式生成方法1 4的基础上，拟提出一种适合应用于高速通信系统中的并行CRC计算方法，并进行电路实现。该方法对并行CRC计算进行拆分计算，将并行CRC计算拆分成数据 CRC计算和余数CRC计算这两个部分。其中，数据CRC计算由固定逻辑表达式完成，使用6 个计算模块实现6 4种不同长度的余数CRC计算，以减少资源消耗。另外，为了提高系统的工作频率，采用两级流水线结构，设计并实现一种1 0 2 4 bits位宽的并行CRC拆分计算电路。1CRC校验原理循环几余校验码的工作原理为，在系统的2024年1 月第2 9 卷第1 期发送端，按照某种处理规则，对将要传输的原始n位二进制数据生成一个k位的校验码并附加在原始数据后面，最终形成一个n十k位的二进制数据串，然后将该数据串发送至系统的接收端。接收端按照与发送端采用的相同规则,对接收到的二进制数据串进行计算，并将计算结果与接收到的校验码进行对比，如果两者相同，则认为在传输过程中没有出现错误；否则，即代表发生了传输错误2 在CRC计算过程中使用的是模二运算方法。对于模运算而言，模二的加法和模二减法的结果是相同的，都可以使用逻辑运算“异或”来实现。模二乘法可以使用逻辑运算“与”实现，模二除法运算只有在除数为1 且结果保持不变的情况下才有效，也可以认为是逻辑“异或 运算1 。例如，对一组发送端待发送的n位二进制数据序列D=dn-1,dn-，,d i,d o，其被预先约定为一组k+1位的二进制序列G=gh，g k-1,g 1,g o,对D使用模二除法3 进行运算，得到一个k位的余数二进制序列R=rk-1，r r-2，,r 1,r o，该序列即为CRC校验码，最后，将R附加到D之后，在发送端形成新的n十k位二进制数据序列M=d,-1,dn-2,di,do,r.-,r.-2,.,ri,ro,并将其发送至接收端。根据循环穴余校验码的校验原理1，k位CRC校验码的生成方式可以表示为Da)=Q(a)+R()G()G()式中:D()表示以二进制序列D为系数的n一1 次多项式,即D()=dn-1-1+dn-2-2+.+do;G()表示以二进制序列G为系数的k次多项式,即G()=gu+gk-1ak-1+.+go;R()表示以二进制序列R为系数的k一1 次多项式，即R()=r-1 at-1+rt-2 ak-+.+ro;Q()表示D()乘以 后对G()使用多项式模二除法运算所得的商。式(1)中使用乘D()实质上是将D()的幂次提高至n十k一1 次，表现为在其对应的二进制序列D末尾后附加了k个O,为简单计，还可以将式(1)重新表示为R()=ReG()张丽果，等：高速通信系统中并行CRC计算及电路实现这个过程可以表示为R()=ReG()式中,M(a)代表以二进制序列M为系数的n十k一1次多项式,即 M(a)=d.-1 an+k-1+d,-2 a+k-+.+d*+r.-ak-1+r-2a-2+ro若式(3)中R()的计算结果为零,则M(）=D()十R（),代表数据传输正确;反之,则认为数据传输发生了错误。经典的CRC校验码计算电路采用线性反馈移位寄存器组实现6 ，图1 为经典LFSR串行CRC计算电路结构示意图。从图中可以看出，输人端输人串行二进制数据，图中的gk，g k-1，g 1，g。对应二进制序列G中的值；r，r k-1，r i，r。对应二进制序列R中的值。模二除法使用异或门来实现。当数据串行输人结束后，寄存器组当前的输出即为最终的CRC校验码。这种实现方式虽然便于硬件实现，但由于每个周期只能输入1 bit数据，因此效率较低。数据输入(1)图1 经典LFSR串行CRC计算电路结构示意图对于并行CRC计算的实现而言，在实现过程中，存在数据包头/尾计算的问题2 1。以位宽为6 4 bits的并行CRC计算为例，一个长度为1 30 Bytes数据包的计算完成需要1 7 个周期。前1 6 个周期CRC计算的数据长度均为6 4bits，最后一个周期数据长度为1 6 bits，因此，CRC计算长度也需要相应地调整为 1 6 bits。一次数据位宽为n的并行CRC运算结果与LFSR寄存器组移位n次所得的结果相当，这个输出结果与n位输人以及k位寄存器初始状态的逻辑运算关系是固定的1 4。设R。表示当前周期k位D()(2)73式中,Re代表对括号内的分式进行取余运算。接收端在收到n十k位二进制序列M后，需要使用与接收端同样的规则对M进行模二除法运算。(3)CRC输出CRC计算的结果,则可以将输出结果与初始状态的74逻辑运算关系表示为R。=CRC_G e n R,D 式中：R，表示k位寄存器初始状态的二进制序列；D表示当前周期n位二进制序列;CRC_Gen为CRC固定的逻辑表达函数，其输人为R，和D。根据如式（4)所示的逻辑关系，在每个周期内可以计算 n位数据的 CRC,计算结果R。要作为下一个周期数据计算寄存器的初始值。这种计算方式有效地改善了串行计算效率较低的问题，但是，该方法无法有效处理通信系统中数据包头/尾不定数据长度的CRC计算问题。为应对数据包头/尾不定数据长度的CRC计算问题，经典的设计实现方式为，采用分块并行CRC计算的思路1 5-1 6 。图2 为分块并行CRC计算经典结构示意图。图中，MUX(Multiplexer)为多路选择器,CRCD8、C RC D 1 6、和CRC D64分别表示计算长度为8、1 6、和6 4bits的CRC计算块，data7:0、d a t a 1 5:0 、和data63:0分别表示输人数据的低8 位、低1 6 位、和低6 4位。数据长度data63:0CRCD64data23:0CRCD24data15:0CRCD16data7:0CRCD8图2 分块并行CRC计算经典结构示意图如图2 所示，以输入数据位宽为6 4的40 Gb/s以太网通信系统为例,6 4 bits的输入数据中可能包含8、1 6、和6 4bits这8 种数据长度，将这8 种长度的数据分别并行输人至CRCD8、C RC D 1 6、和CRC D64这8 个CRC计算模块中，然后进行相应的CRC计算，并根据当前的数据长度输出相应的CRC计算结果。随着现代对通信系统高速率需求的快速增长，为了满足对高速通信系统性能的要求,并行CRC计算的输人数据位宽也在不断增长。随着输人数据位宽的不断增长，计算模块的个数也会呈线性增长。例如，当输人数据位宽变为51 2 bits时，就需要西安邮电大学学报64个不同长度的CRC计算模块，另外，大位宽CRC(4)计算块的逻辑链通常较长1 9 ，会出现工作频率较低以及资源占用过多等问题，不能满足高速、实时通信的要求。2并行CRC拆分计算原理为了适应大位宽数据条件下，数据包头/尾不定数据长度的并行CRC计算，同时为了减少CRC计算电路的资源占用，提出一种并行CRC拆分的计算思路。将传统的并行计算拆分为余数CRC计算和数据CRC计算两个部分，并将余数CRC计算拆分为不同长度的级联计算模块，以适应不同有效数据长度的CRC计算问题。对于总线位宽为n的输人数据,并行CRC计算结果由当前寄存器的初始值以及输人数据共同决定。在计算的第一个周期内，根据CRC算法的不同，寄存器初始值为不同的定值，其余计算周期的寄存器初始值为上一周期CRC计算结果。可以将n位输入数据的k位CRC计算结果序列表示为e(rR,(a)+aD()R;+i()=ReG()式中:R,()表示以R,为系数的k次多项式,其中，MUXCRC输出2024年1 月(5)R，表示第i周期k位寄存器的初始值，即第i一1 周期的CRC计算结果；R;+1（)表示以R;+1为系数的k次多项式，其中,R+1表示第i周期k位CRC计算结果。按照式（5)所示的计算过程，进行CRC计算后，将R,()和D()的幂次都提高至n十k一1,然后，分别对二者做模二加法,最后再对项式G()作取余操作,其结果即为R;+1（)。由于CRC运算方式为线性计算，也可以将式（5）重新表示为Ri+i()=ReR;(a)+ReDa7(6)LG()LG()如式(6)所示，可以将CRC计算拆分为分别对R,()和D()的计算，也即余数 CRC计算和数据CRC计算。另外,从式(6)中还可以看出,数据CRC的计算与数据位宽 n的多少并不相关,而余数 CRC计算与数据位宽n的大小有关。为了实现对数据可变位宽的CRC计算，需要对第2 9 卷第1 期余数CRC计算进行化简，将输入数据的位宽n表示为二进制形式。假设其二进制数宽度共i位，则可以将n表示为n=bj2i+.+bm2+bm-12-1+.+b。(7)式中，bm表示n二进制形式的第m位，且0 mj。将式(7)代人到式（6)的余数CRC计算部分中，并进行化简可以得到R,()ReG()+b.2.ReRe2观察式(8)发现，可以将余数CRC计算拆分为多级计算。首先将R（）幂次提高至k十bm-12m-1+bo1并对G（）进行取余操作，将其结果的幂次再提高b,2i十十bm2m次，之后，对G()再进行取余操作，直到得到最终的余数CRC多项式。通过式（6)式（8)的运算过程说明：第一，可以将CRC运算分为数据CRC计算与余数CRC计算两个部分，并且数据CRC的计算与数据位宽n不相关；第二,可以将余数 CRC的计算拆分为多个计算部分，即将数据位宽n转换成二进制形式，按权展开并拆分成不同的计算部分。例如，当数据位宽为63bits时，就可以将余数CRC分别拆分成长度分别为1、2、4、8、1 6 和32 bits的计算部分。需要注意的是，这种计算方法要求多个计算部分之间必须是级联关系。对于数据包头/尾不定数据长度的并行CRC计算而言，根据式（6）式（8）的运算思路，设计并行CRC的拆分计算方式，图3为设计的并行CRC拆分计算实现原理示意图。n bits数据输入一数据移位数据长度余数CRCj图3设计的并行CRC拆分计算实现原理示意图如图3所示，设计的并行CRC拆分计算主要由数据移位模块、数据CRC计算模块和i个余数张丽果，等：高速通信系统中并行CRC计算及电路实现G()(8)G()数据CRC余数余数CRC1CRCO75CRC计算模块组成。其中，数据CRC计算和不同数据长度的余数CRC计算均使用固定逻辑表达式实现，并设置输入的数据长度为当前周期有效数据的长度。当存在无效数据时，对数据进行移位操作并利用高位补零的方式将无效数据移出。设计的并行CRC拆分计算采用如下实现过程。首先，进行数据CRC的计算。将数据输人到数据CRC计算模块中，即可得出数据CRC的计算结果。此时,因为数据CRC计算与输入数据的位宽无关，所以高位补零不影响运算结果。其次，进行余数部分数据的CRC计算。按权展开数据位宽n,将其转换成的二进制形式数据，并拆分为各个具有级联关系的计算部分。根据二进制形式数据的长度分别选择对应的余数CRC计算模块或者余数CRC计算模块的组合，然后开始余数部分数据的CRC计算。例如，现有长度分别为32、16、8、4、2 和1 bits这6 种级联余数CRC计算模块，当数据长度为1 6 bits时，对应二进制形式为010000,则只需要选择长度为1 6 bits的余数CRC计算模块进行计算；当数据长度为44bits时，对应二进制形式为1 0 1 1 0 0，则需要选择长度分别为32、8和4 bits的级联余数CRC计算模块。余数 CRC初始值经过级联的余数CRC计算模块后便得到最终的余数CRC计算结果。最后,输出CRC计算的结果。将余数CRC的计算结果与数据CRC的计算结果做模二加法，即可得到本周期的CRC计算结果输出。3硬件电路设计远程直接数据存取（RemoteDirectMemoryAccess,RDMA)技术是一种现代经常使用的高性能、低时延通信技术2 2。以1 0 0 Gbps RDMA系统CRC中经常采用的CRC-32运算为例，给出该运算硬件输出电路设计。1 0 0 GbpsRDMA系统内部的并行总线位宽为1 0 2 4bits，采用大端模式，各个数据包均按照1 6 bits的方式对齐，总共有6 4种可能的数据长度。将余数CRC分别拆分为51 2、2 56、1 2 8、6 4、32和1 6 bits这6 种余数CRC计算块，使用这6 个76余数CRC级联计算块和一个数据CRC计算块来完成6 4种可能长度的CRC运算。为了满足高速、实时的数据处理要求，将整个并行CRC计算电路设计西安邮电大学学报为2 级流水线结构，以使得所设计的系统可以具有更高的工作频率。图4为设计的并行CRC拆分计算电路原理示意图。2024年1 月rmnCRC512rmnCRC512length1 024 bitsData数据输入ShiftrmnCRC256DataCRCrmnCRC128rmnCRCFF64rmnCRC32rmnCRC16CRCFF输出第一级流水线图4设计的并行CRC拆分计算电路原理示意图如图4所示：输的数据为1 0 2 4bits的并行数据；长度信号（length）表示用来指示当前周期数据长度的8 位信号；FF为触发器（Flip-Flop）;D a t aShift表示数据移位模块，其作用是根据当前周期的有效字节数进行以1 6 bits为单位的移位操作，将无效数据移出并高位补零;Data CRC为数据的CRC计算模块，该模块使用1 0 2 4bits输人构成的固定逻辑表达式实现;rmn CRC512、r m n CRC2 56、r m nCRC 128、r m n CRC 6 4、r m n CRC 32 和 rmn CRC16分别为51 2、2 56、1 2 8、6 4、32 和1 6 bits长度数据的余数CRC计算模块，这些计算模块使用32 bits输人构成的固定逻辑表达式实现，当计算模块的长度不同时，该固定逻辑表达式也不同。设计的并行CRC拆分计算电路具体采用如下的工作步骤。首先，在1 0 2 4bits输人数据被送人数据移位模块中之后，根据当前周期的空字节数进行移位并高位补零，然后，将移位后的数据输入到数据CRC计算模块中，经该模块处理后，得到数据CRC的计算结果。其次，将length二进制形式数据的第2 位至第7位分别作为51 2、2 56、1 2 8、6 4、32 和1 6 bits这6 个余数CRC计算块的使能信号，如此即可计算出有效数据不足1 0 2 4位时6 3种不同长度的余数CRC。例如，当length为1 0 2 时，代表当前周期共有1 0 2 个字节的有效数据,其二进制形式的第2 位至第7 位为1 1 0 0 1 1，分别使能长度为51 2、2 56、32 和1 6 bits第二级流水线的计算块，通过这4个长度的余数CRC计算块的级联，就完成了数据长度为1 0 2 字节的余数CRC运算。如图4所示，若length不等于1 2 8，则选择rmnCRC512、r m n C RC 2 56、r m n C RC 1 2 8、r m n C RC64、r m n C RC 32 和 rmn CRC 16这 6 个余数 CRC计算模块进行级联，并输出余数CRC计算的结果；反之，若length等于1 2 8，即数据有效长度为1 0 2 4bits时，将两个rmnCRC512计算模块进行串联，即可完成余数CRC的计算。最后，将算出的余数CRC与数据CRC做模二加法，即可得到当前周期的CRC计算结果。4实验结果及分析为了验证设计并行CRC拆分计算电路的性能，对其进行系统测试。系统测试分为3个部分：首先，利用软件进行仿真，以验证电路的逻辑正确性；其次，对电路进行综合，评估其资源占用和最大工作频率；最后，搭建硬件测试环境，验证设计的并行CRC拆分计算电路是否能够满足实际通信系统中的实时、高速数据处理需求。4.1逻辑仿真采用Mentor公司的Questasim10.6c作为仿真工具。在RDMA系统通信环境中，使用抓包工具Wireshark随机抓取1 0 4个包长范围在6 48 1 9 2内的字节数据包作为仿真激励。将仿真结果与第2 9 卷第1 期抓取到数据包中CRC字段进行对比，若二者完全一致，证明提出方法的逻辑正确；否则，表明提出方法的逻辑不正确。图5为并行CRC拆分计算仿真结果中随机抽取一组数据包的仿真结果实例，该数据包的包头与包尾均存在无效数据。d a t _d o1024h000.+dat_algn_do1024h0000.rmn_enpad_do7h40s o p _d o1hoeopdo1hov i d _d o1hoDdat.arc.do32h0000000rmn_pad128_do32h7f5ff206rmn_pad1024_do32he0bd434eormn_enpad_d17h40+sopd11hoeop_d11hov i d d i1hodata_crc_d132h000000rmn_pad128_d132h8432c9a7rmn_pad1024_d132h7f5ff206ormn_arc32h8432c9a7Drmn_next32h7f5ff206+mn.caLresut32/h762c4475图5并行CRC拆分计算仿真结果示例图5中的dat_do为1 0 2 4bit数据输人，移位对齐后得到数据dat_algn_do,在第一级流水线中算出32 bit的数据CRC dat_crc_do。r mn _e n p a d _d l 为length二进制形式数据的第2 位至第7 位，即为rmn CRC 512、r m n CRC 2 56、r m n CRC 1 2 8、r m nCRC 64、r m n C RC 32 和 rmn CRC16这6 个余数CRC计算模块的使能信号。在第一个时钟周期,数据包的余数CRC初始值为32 bit的全1 数据（32 hffff_ffff)，根据余数计算块使能信号来计算出不同长度的余数CRC。rmn_pad128_dl和rmn_pad1024_dl分别为第一级流水线余数CRC不同计算块的输出，其中，rmn_pad128_d1作为第二级流水线中余数CRC计算块的输人，经过余数CRC计算块处理后得到第二级余数CRC计算结果rmn_crc。第二级流水线根据 rmn_enpad_dl来选择 rmn_pad1024_dl或 rmn_crc作为最后的余数CRC结果，数据CRC计算结果和余数CRC计算结果做模二加法，最后得到CRC计算结果rmn_next。当在最后一个周期时，数据包当前的rmn_next为整个数据包的CRC输出结果rmn_cal_result。图5所示的仿真结果表明，rmn_cal_result与抓取数据包中的CRC字段一致，证明了所提设计计算结果正确。4.2电路综合采用Xilinx公司的Vivado2021.1工具作为综合工具对设计的电路进行综合，并考查设计电路的资源占用情况。在系统综合过程中，选择XC-张丽果，等：高速通信系统中并行CRC计算及电路实现.31ceffb5.fdb5345.cf5a95da.00000000000000000000031ceffb5.fdb5345.000000000000000340X2b1.0bce84fLcc803fa4.2ddoboff465d1b93Odod5ff8.odb1b7b7Offf8794013d4001e22d7b800bce84f1.424a8227465d1b93Odod5ff8432c9a772494a6cOdb1b7bzff879.75ff206587fcc2b465d1b93Odod5ff8.5bfcf48a465d1b93L0dod5ff8Lc37fc7ddeb2f066762047577VU9P-L2FLGA2104E芯片，以1 0 2 4bits数据位宽条件下的并行CRC计算为实验对象，在同一平台下分别使用提出的方法、文献1 5经典设计方法、文献1 9 和文献2 0 中提出的方法对并行CRC计算电路进行实现，并在Vivado中对这4种方法分别进行系统综合，对4种方法的查找表LUT占用情况、1.000000X401000000008432c9a7X762c44757f5ff206.44059d2Leobd434e26140.cc803fa4.2ddoboff1762c4475触发器FF占用情况以及最大时钟频率Fmax进行对比。4种方法系统综合的资源占用及性能情况如表75ff2061所示。表1 4种方法系统综合的资源占用及性能00000方法8432c9aZ715f206LUT/个本文4760文献1 5104685文献1 9 13017文献2 0 6031从表1 中可以看出，在资源占用方面，提出的并行CRC拆分计算电路相较文献1 5、文献1 9 和文献2 0 分别节约了9 5.45%、6 3.43%和2 1.0 7%的LUT资源以及6 1.0 3%、6 8.8 6%和30.34%的FF资源。在最大时钟频率Fmax性能方面，所提方法相比于文献1 5、文献1 9 和文献2 0 分别提升了24.90%、6.8 9%以及5.1 6%，具有较为明显的优势。这是因为，文献1 5 提出的方法需要6 4种不同长度的并行CRC计算块才能实现RDMA系统中1024bits位宽的CRC计算，不仅消耗了大量资源而且由于逻辑余导致工作频率较低；文献1 9 提出方法的组合逻辑链较短，使得该方法Fmax性能方面相较于文献1 5有较大的提升，但是，该方法中使用了大量的矩阵运算，而矩阵运算会消耗较多的LUT资源和FF资源,因此导致该方法的资源消耗较大。由于文献2 0 使用了步长5算法和流水线回溯算法计算CRC,通过级联LUT来建立逻辑计算关系，这使得该方法在资源占用上相较文献1 5 和文献1 9 大大减少，但是，因为该方法中设置了较多的流水级，资源的占用仍然较高。而设计的并行CRC拆分计算电路，仅需1 个数据CRC计算块和6个余数CRC计算块就可以实现RDMA系统中1024bits位宽的CRC计算，从而减少了资源占用。另外，所提方法在整个电路中采用了两级FF/个2658682285373816Fmax/MHz32626130531078流水线结构，缩短了组合逻辑链。因此，使得所提设计方法在资源占用和最高工作频率上均具有较好的表现。4.3硬件测试将设计的并行CRC拆分计算电路部署在RD-MA通信系统中进行硬件测试，将该系统在现场可编程门阵列（Field Programmable Gate Array,FP-GA)板卡VCU118上实现。图6 为实验采用的硬件测试环境示意图。其中,Host 0和Host 1表示两台高性能主机，MLXCX6为Mellanox公司100Gbps的网卡，QSFP28为1 0 0 Gbps光缆接口，PCle(Peripheral Component Interconnect express)为高速串行计算机扩展总线主机接口，RDMAwrite和RDMAread表示在RDMA通信系统中的两种不同单端操作。VCU118与MLXCX6之间通过光缆互连，二者通过PCIe与各自主机互连。Host oPCleVCU118QSFP28图6 硬件测试环境示意图如图6 所示，将测试板卡与MLX CX6智能网卡互连，使用Perftest工具分别测试RDMAwrite操作与RDMAread操作在不同数据包长下的带宽。带宽测试结果如图7 所示，可以看出,RDMAwrite操作与RDMAread操作的最高带宽分别可以达到8 8.9 5Gbps与9 7.8 5Gbps。测试结果表明，所提设计能够满足实时、高速的数据处理要求。100+RDMAwrite80604020064西安邮电大学学报5丝结语针对当前1 0 2 4bits位宽下的并行CRC计算电路存在的资源占用高和工作频率较低的问题，提出一种并行CRC拆分电路。该电路由一个数据CRC计算模块和6 个余数CRC计算模块组成，采用2 级流水线结构，根据数据长度选择数据CRC计算模块与对应的余数CRC计算模块组合，以完成64种可能长度的并行CRC计算。系统综合仿真结果表明,相较其他CRC计算方法，所提设计具有频率较高和占用资源较少的优点。硬件测试结果表明，设计的并行CRC拆分电路能够满足高速通信系统对数据实时、高速处理的要求。参考文献1岳立文.计算机网络通信中CRC算法的应用研究LJ。RDMAwirteHost 1PCleRDMAreadMLXCX6QOSFP28丁-RDMAread2561024409616384655362621441048576数据包长度/byte图7 带宽测试结果2024年1 月电气传动自动化，2 0 2 2 44（1）：59-6 2.YUE L W.Application of CRC algorithm in computernetwork communication J.Electric Drive Automa-tion,2022,44(1):59-62.(in Chinese)2安超群，李飞.一种基于FPGA的万兆以太网MAC层设计与实现J.无线互联科技，2 0 2 3，2 0（1 8）：165-168.AN C Q,LI F.Design and implementation of a 10 giga-bit Ethernet MAC layer based on FPGAJJ.WirelessInternet Technology,2023,20(18):165-168.（i n Ch i-nese)3仇晓涛.通用并行CRC计算方法及FPGA实现J.无线互联科技，2 0 2 3,1 9(2)：1 1 5-1 1 7.QIU X T.Genera