EDA实验QUARTUSII软件安装.doc

实验一 QUARTUSII软件安装，基本界面设计入门 一， 实验目的： QUARTUSII是Altera 公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入，快速处理的器件编程。通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习QUARTUS的图形编辑器绘制电路图。二，实验内容： 1，安装QUARTUSII软件； 2，熟悉QUARTUSII基本界面及操作； 3，通过一个4位全加器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。三，实验仪器： 1，PC机一台； 2，QUARTUSII软件； 3，EDA实验箱。四，实验原理： 4位加法器是一种可实现两个4位二进制数的加法操作的器件。输入两个4位二进制的被加数A和B,以及输入进位Ci，输出为一个4位二进制和数D和输出进位制C0。 半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。全加器有3位输入，分别是加数A、B和一个进位Ci。将这3个数相加，得出本位和数（全加和数）D和进位数C0、全加器由两个半加器和一个或门组合。五，实验步骤：安装QUARTUSII软件； 因为实验时我的机器已经有QUARTUSII软件。所有我并没有进行安装软件的操作。设计半加器：在进行半加器模块逻辑设计时，采用由上到下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下：1、 为本项目设计建立文件夹 假设本项目的文件夹取名为adder,路径为d:adder2、 输入设计项目和存盘 原理编译器输入流程如下：(1) 打开Quatus 2，选菜单file-new,在弹出的new对话框中选择Device Design Files 页的原理图文件编译器输入项Block Diagram/Schematic File如下图：按OK键后将打开原理图编译器窗口 ，如下图：(2) 在编译器窗口中的任何一个位置上右击鼠标，将出现快捷菜单，选择其中的输入元件项insert-symbol，于是将弹出如下图所示的输入元件的对话框。（3） 单击按钮“.”，找到基本元件库路径e:alteraquartus60libraiesprimitiveslogic 项，选择需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口的OK按钮，即可将元件调入原理图编译器窗口中。同样将调用元件and2 ,nor , not , 还有输入和输出input ,output也都调用到工作框中如图：然后接着连线，把他们的引脚分别改为：a, b , co, so。（4） 选择菜单file-save as，选择刚才为自己的工程建立的目录d:adder.bdf 设置成可调用的元件。如下图：3、 将设计项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置可调用的元件。方法如下图所示；选择菜单 file-create/update-create symbol files for current file项，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待在高层次设计中调用。 使用完全相同的方法也可以将VHDL文本文件变成原理图中的一个元件符号，实现VHDL文本设计与原理图的混合输入设计方法。转换中需要注意以下两点：（1） 转换好的元件必须存在当前工程的路径文件夹中。（2） 按上图的方式进行转换，只能针对被打开的当前文件。4 设计全加器顶层文件 为了建立全加器的顶层文件，必须在打开一个原理图编译器窗口，方法同前，选择菜单 file-new-block- diagram/schematic file。在新打开的原理图编译器窗口双击鼠标，在弹出的工作区中选择h_adder.bdf元件所在的路径d:adder，调用原元件，并按下图连接好全加器电路图。以f_adder.bdf为名将此名全加器设计存在同一路径d:adder的文件夹中。5、 将设计项目创建工程和时序仿真（1） 保存后会提醒你是否建立一个工程，点击“是”，打开建立新工程管理窗口。（2） 将设计的文件加入到工程中（3） 选择仿真器和综合器类型（4） 选择目标芯片（5） 工具设置（6） 结束设置注：以上过程在课程第四章与CNT10建立的工程类似，在此不再过多的截图。6、时序仿真对工程编译后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足设计要求。（1） 打开波形编译器。选择菜单file 中的new项，在new窗口中选择other files中的vector waveform file ,单击OK按钮，及出现空白的波形编译器。（2） 设置仿真时间区域。这一部是非常重要的，通常设置在数十微妙间。在edit菜单中选择end time项，设置结束时间一般为50us.(3) 波形文件存盘。选择file中的save as项，将以默认名bloke.vwf的波形文件存入文件adder中(4) 将工程bloked的端口信号选入波形编译器中。方法是首先选择view菜单中utility windows项的node finder选项。，然后单击pin:all，再单击list按钮，然后引脚会自动出现，用鼠标把重要的端口拖到波形发生器中（5） 编译输出波形单击上图中窗口中的时钟信号使之变成蓝色，在单击左列的时钟设置键，在clock窗口中设置ain的时钟周期为1us，bin的时钟信号设置为5us，再把cinde 时钟信号周期设置为10us,把占空比都设置为1/2，设置好的激励输入信号如下图：（6） 总线数据格式设置，一般都默认为设置的格式。不用变（7） 仿真器参数设置（8） 启动仿真器。现在所有的设置进行完毕，在菜单processing项下选择 start simulation,直到出现simulation was successful,仿真结束。六、 实验总结：（实验过程中出现的问题及解决方法）（1） 因为是第一次接触QUARTUSII语言，所以很多的东西都不太了解，加之因为语言都是英文形式的导致有很多的操作看不懂。以致出现了一些不必要的错误。（2） 实验过程中连图时要注意应该只有代表两根导线相连的情况下才会出现圆点，其他地方则说明导线连接出现问题。（3） 在文件保存的时候，错误的建立了多个“adder,”文件，扩展名也出现了错误，致使项目出错，不能编译。（4） 实验有时会出现编译不成功，原因是文件名称和储存路径有问题。创建的波形文件的名称必须与设计文件的名称相同，并且它们要保存在同一个子目录下。