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PCB Layout中走线策略
布线（Layout）是PCB设计工程师最基础工作技能之一。走线好坏将直接影响到整个系统性能，大多数高速设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速PCB设计中是至关关键。下面将针对实际布线中可能碰到部分情况，分析其合理性，并给出部分比较优化走线策略。关键从直角走线，差分走线，蛇形线等三个方面来叙述。
1． 直角走线
直角走线通常是PCB布线中要求尽可能避免情况，也几乎成为衡量布线好坏标准之一，那么直角走线到底会对信号传输产生多大影响呢？从原理上说，直角走线会使传输线线宽发生改变，造成阻抗不连续。其实不光是直角走线，顿角，锐角走线全部可能会造成阻抗改变情况。

直角走线对信号影响就是关键表现在三个方面：一是拐角能够等效为传输线上容性负载，减缓上升时间；二是阻抗不连续会造成信号反射；三是直角尖端产生EMI。
传输线直角带来寄生电容能够由下面这个经验公式来计算：
C=61W(Er)[size=1]1/2[/size]/Z0
在上式中，C就是指拐角等效电容（单位：pF），W指走线宽度（单位：inch），εr指介质介电常数，Z0就是传输线特征阻抗。举个例子，对于一个4Mils50欧姆传输线（εr为4.3）来说，一个直角带来电容量大约为0.0101pF，进而能够估算由此引发上升时间改变量：
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
经过计算能够看出，直角走线带来电容效应是极其微小。
因为直角走线线宽增加，该处阻抗将减小，于是会产生一定信号反射现象，我们能够依据传输线章节中提到阻抗计算公式来算出线宽增加后等效阻抗，然后依据经验公式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0)，通常直角走线造成阻抗改变在7%-20%之间，所以反射系数最大为0.1左右。而且，从下图能够看到，在W/2线长时间内传输线阻抗改变到最小，再经过W/2时间又恢复到正常阻抗，整个发生阻抗改变时间极短，往往在10ps之内，这么快而且微小改变对通常信号传输来说几乎是能够忽略。

大家对直角走线全部有这么了解，认为尖端轻易发射或接收电磁波，产生EMI，这也成为很多人认为不能直角走线理由之一。然而很多实际测试结果显示，直角走线并不会比直线产生很显著EMI。可能现在仪器性能，测试水平制约了测试正确性，但最少说明了一个问题，直角走线辐射已经小于仪器本身测量误差。
总说来，直角走线并不是想象中那么可怕。最少在GHz以下应用中，其产生任何诸如电容，反射，EMI等效应在TDR测试中几乎表现不出来，高速PCB设计工程师关键还是应该放在布局，电源/地设计，走线设计，过孔等其它方面。当然，尽管直角走线带来影响不是很严重，但并不是说我们以后全部能够走直角线，注意细节是每个优异工程师必备基础素质，而且，伴随数字电路飞速发展，PCB工程师处理信号频率也会不停提升，到10GHz以上RF设计领域，这些小小直角全部可能成为高速问题关键对象。

2． 差分走线
差分信号（Differential Signal）在高速电路设计中应用越来越广泛，电路中最关键信号往往全部要采取差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又怎样能确保其良好性能呢？带着这两个问题，我们进行下一部分讨论。
何为差分信号？通俗地说，就是驱动端发送两个等值、反相信号，接收端经过比较这两个电压差值来判定逻辑状态“0”还是“1”。而承载差分信号那一对走线就称为差分走线。

差分信号和一般单端信号走线相比，最显著优势表现在以下三个方面：
a.抗干扰能力强，因为两根差分走线之间耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心只是两信号差值，因另外界共模噪声能够被完全抵消。
b.能有效抑制EMI，一样道理，因为两根信号极性相反，她们对外辐射电磁场能够相互抵消，耦合越紧密，泄放到外界电磁能量越少。
c.时序定位正确，因为差分信号开关改变是在两个信号交点，而不像一般单端信号依靠高低两个阈值电压判定，所以受工艺，温度影响小，能降低时序上误差，同时也更适合于低幅度信号电路。现在流行LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。
于PCB工程师来说，最关注还是怎样确保在实际走线中能完全发挥差分走线这些优势。可能只要是接触过Layout人全部会了解差分走线通常要求，那就是“等长、等距”。等长是为了确保两个差分信号时刻保持相反极性，降低共模分量；等距则关键是为了确保二者差分阻抗一致，降低反射。“尽可能靠近标准”有时候也是差分走线要求之一。但全部这些规则全部不是用来生搬硬套，不少工程师似乎还不了解高速差分信号传输本质。下面关键讨论一下PCB差分信号设计中多个常见误区。
误区一：认为差分信号不需要地平面作为回流路径，或认为差分走线相互为对方提供回流路径。造成这种误区原因是被表面现象迷惑，或对高速信号传输机理认识还不够深入。从图1-8-15接收端结构能够看到，晶体管Q3,Q4发射极电流是等值，反向，她们在接地处电流恰好相互抵消（I1=0），所以差分电路对于类似地弹和其它可能存在于电源和地平面上噪音信号是不敏感。地平面部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和一般单端走线机理是一致，即高频信号总是沿着电感最小回路进行回流，最大区分在于差分线除了有对地耦合之外，还存在相互之间耦合，哪一个耦合强，那一个就成为关键回流通路，图1-8-16是单端信号和差分信号地磁场分布示意图。

在PCB电路设计中，通常差分走线之间耦合较小，往往只占10~20%耦合度，更多还是对地耦合，所以差分走线关键回流路径还是存在于地平面。当地平面发生不连续时候，无参考平面区域，差分走线之间耦合才会提供关键回流通路，见图1-8-17所表示。尽管参考平面不连续对差分走线影响没有对一般单端走线来严重，但还是会降低差分信号质量，增加EMI，要尽可能避免。也有些设计人员认为，能够去掉差分走线下方参考平面，以抑制差分传输中部分共模信号，但从理论上看这种做法是不可取，阻抗怎样控制？不给共模信号提供地阻抗回路，势必会造成EMI辐射，这种做法弊大于利。

误区二：认为保持等间距比匹配线长更关键。在实际PCB布线中，往往不能同时满足差分设计要求。因为管脚分布，过孔，和走线空间等原因存在，必需经过合适绕线才能达成线长匹配目标，但带来结果肯定是差分正确部分区域无法平行，这时候我们该怎样取舍呢？在下结论之前我们先看看下面一个仿真结果。

从上面仿真结果看来，方案1和方案2波形几乎是重合，也就是说，间距不等造成影响是微乎其微，相比较而言，线长不匹配对时序影响要大得多（方案3）。再从理论分析来看，间距不一致即使会造成差分阻抗发生改变，但因为差分对之间耦合本身就不显著，所以阻抗改变范围也是很小，通常在10%以内，只相当于一个过孔造成反射，这对信号传输不会造成显著影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模成份，降低信号质量，增加了EMI。
能够这么说，PCB差分走线设计中最关键规则就是匹配线长，其它规则全部能够依据设计要求和实际应用进行灵活处理。
误区三：认为差分走线一定要靠很近。让差分走线靠近无非是为了增强她们耦合，既能够提升对噪声免疫力，还能充足利用磁场相反极性来抵消对外界电磁干扰。虽说这种做法在大多数情况下是很有利，但不是绝正确，假如能确保让它们得到充足屏蔽，不受外界干扰，那么我们也就不需要再让经过相互强耦合达成抗干扰和抑制EMI目标了。怎样才能确保差分走线含有良好隔离和屏蔽呢？增大和其它信号走线间距是最基础路径之一，电磁场能量是伴随距离呈平方关系递减，通常线间距超出4倍线宽时，它们之间干扰就极其微弱了，基础能够忽略。另外，经过地平面隔离也能够起到很好屏蔽作用，这种结构在高频（10G以上）IC封装PCB设计中常常会用采取，被称为CPW结构，能够确保严格差分阻抗控制（2Z0），图1-8-19。

差分走线也能够走在不一样信号层中，但通常不提议这种走法，因为不一样层产生诸如阻抗、过孔差异会破坏差模传输效果，引入共模噪声。另外，假如相邻两层耦合不够紧密话，会降低差分走线抵御噪声能力，但假如能保持和周围走线合适间距，串扰就不是个问题。在通常频率（GHz以下），EMI也不会是很严重问题，试验表明，相距500Mils差分走线，在3米之外辐射能量衰减已经达成60dB，足以满足FCC电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。
3． 蛇形线
蛇形线是Layout中常常使用一类走线方法。其关键目标就是为了调整延时，满足系统时序设计要求。设计者首先要有这么认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽可能避免使用。但实际设计中，为了确保信号有足够保持时间，或减小同组信号之间时间偏移，往往不得不有意进行绕线。

那么，蛇形线对信号传输有什么影响呢？走线时要注意些什么呢？其中最关键两个参数就是平行耦合长度（Lp）和耦合距离（S），图1-8-21所表示。很显著，信号在蛇形走线上传输时，相互平行线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会造成传输延时减小，和因为串扰而大大降低信号质量，其机理能够参考第三章对共模和差模串扰分析。
下面是给Layout工程师处理蛇形线时几点提议：
1． 尽可能增加平行线段距离（S），最少大于3H，H指信号走线到参考平面距离。通俗说就是绕大弯走线，只要S足够大，就几乎能完全避免相互耦合效应。
2． 减小耦合长度Lp，当两倍Lp延时靠近或超出信号上升时间时，产生串扰将达成饱和。
3． 带状线（Strip-Line）或埋式微带线（Embedded Micro-strip）蛇形线引发信号传输延时小于微带走线（Micro-strip）。理论上，带状线不会因为差模串扰影响传输速率。
4． 高速和对时序要求较为严格信号线，尽可能不要走蛇形线，尤其不能在小范围内蜿蜒走线。
5． 能够常常采取任意角度蛇形走线，图1-8-20中C结构，能有效降低相互间耦合。
6． 高速PCB设计中，蛇形线没有所谓滤波或抗干扰能力，只可能降低信号质量，所以只作时序匹配之用而无其它目标。
7． 有时能够考虑螺旋走线方法进行绕线，仿真表明，其效果要优于正常蛇形走线。