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实验五计时器和倒计时的系统标准设计.docx
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1、桂林电子科技大学试验汇报-第二学期开 课 单 位 海洋信息工程学院 适用年级、专业 13级电子信息工程 课 程 名 称 EDA技术和应用 主 讲 教 师 覃琴 实 验 名 称 计时器和倒计时器系统设计 学 号 姓 名 魏春梅 试验五 计时器和倒计时系统设计一、 试验目标 掌握用Verilog HDL文本输入法设计计时电路方法,并听歌电路仿真和硬件验证,深入了解计时器功效和特征。 掌握用Verilog HDL文本输入法设计倒计时电路方法,并听歌电路仿真和硬件验证,深入了解倒计时器功效和特征。二、 试验原理 计时器二十四小时计时器电路框图图8.1所表示。二十四小时计时器由2个60进制加计数器和1个
2、24进制加计数器组成,输入CLK为1Hz(s)时钟,经过60进制加计数后产生1分钟进位时钟信号,在进过60进制加计数后产生1小时进位时钟信号送给24进制加计数器进行加计数,当加计数达成23:59:59后,再来一个秒脉冲,产生时进位输出,将两个60进制加计数器和一个24进制加计数器输出送数码管显示。得到计时器显示结果,其中秒脉冲有EDA实训仪上20MHz晶振分频得到。 倒计时器二十四小时倒计时器电路图8.2以下 二十四小时倒计时器有2个60进制减计数器和一个24进制减计数器组成,输入CLK为1Hz(s)时钟,经过60进制减计数产生1分钟借位时钟信号,再经过60进制减计数后产生1小时借位时钟信号2
3、4进制减计数器进行减计数,当减计数抵达00:00:00后,产生时借位输出,同时二十四小时进制减计数器进行减计数,并发出提醒信号,将两个60进制减计数器和一个24进制减计数器输出送数码管显示,得到倒计时显示结果,其中,秒脉冲有EDA实训仪上20MHz晶振分频得到。三、 试验设备 EDA实训仪一台 计算机一台(装有Quartus 2软件)四、 试验内容 计时器 在Quartus 2软件中,根据试验原理中二十四小时计时器电路框图,用Verilog HDL编程设计计时器电路,然而进行编辑编译、仿真、引脚设定,并下载到EDA实训仪中进行验证。 注:用EDA实训仪上20MHz晶振作为计时器时钟输入端,按键
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