EDA专业课程设计方案报告书.doc
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1、 电子设计自动化EDA 课程设计汇报书学号: 08057102 班级: 自动化081 姓名: 陈婷 指导老师: 刘伟 目 录一、设计思想2二、设计步骤3三、调试过程8四、结果分析10五、心得体会11六、参考文件11一、设计思想(一)、设计要求1、含有以二十四小时制时、分、秒记时、显示功效。2、含有整点报时功效,整点报时同时LED花样显示。3、含有消零,调整小时,分钟功效。4、设计精度要求为1s。(二)、系统功效描述1.、系统输入:调时、调分,清零信号,分别用按键开关SETHOUR、SETMIN、RESET控制;计数时钟信号CLK采取2HZ时钟源,扫描时钟信号CLKDSP采取32HZ时钟源或更高
2、;2、系统输出:8位八段共阴极数码管显示输出;LED花样显示输出;3、系统功效具体描述: 计时:正常工作状态下,每日按二十四小时计时制,蜂鸣器无声,逢整点报时。 显示:要求采取扫描显示方法驱动8位8段数码管显示。 整点报时:蜂鸣器在“51”、“53”、“55”、“57”、“59”秒发音,结束时为整点; 校时:在计时状态下,按下按键SETMIN设定分钟,按下按键SETHOUR设定小时。(三)设计思绪1、分别写出六进制、十进制、二十四进制、清零、设置时分、LED译码部分,在主体部分用元件例化语句计时,清零设置时分、LED译码,再加上扫描模块2、将六进制、十进制、二十四进制、清零、设置时分、LED译
3、码、扫描模块分模块写在一个主中(四)系统电路结构框图二、设计步骤(一)多种进制计时立即钟控制模块程序1、6进制library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter6 isport( clk,reset,set: in std_logic; ain:in std_logic_vector(3 downto 0); aout: out std_logic_vector(3 downto 0); co: out std_logic);end counter6;architectu
4、re art2 of counter6 is signal count:std_logic_vector(3 downto 0);beginprocess(clk) begin if (clkevent and clk=1)then if(reset=0)then count=0000; elsif(set=1)then count=ain; elsif (count=0101)then count=0000; co=1; else count=count+1;co=0; end if; end if;end process;aout=count;end art2;2、10进制library
5、ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter10 isport(clk,reset,set: in std_logic;ain:std_logic_vector(3 downto 0);aout:out std_logic_vector(3 downto 0);co:out std_logic);end counter10;architecture art1 of counter10 issignal count:std_logic_vector(3 downto 0);begin
6、process(clk)beginif(clkevent and clk=1) then if(reset=0)then count=0000; elsif(set=1)then count=ain; elsif(count=1001) then count=0000; co=1; else count=count+1;co=0;end if;end if;end process;aout=count;end art1;3、24进制ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cou
7、nter24 isport( clk,reset,set: in std_logic; ainh:in std_logic_vector(3 downto 0); ainl:in std_logic_vector(3 downto 0); aout: out std_logic_vector(7 downto 0);end counter24;architecture art3 of counter24 is signal count:std_logic_vector(7 downto 0);beginprocess(clk) begin if(clkevent and clk=1) then
8、 if(reset=0)then count=00000000; elsif(set=1)then count(7 downto 4)=ainh;count(3 downto 0)=ainl; elsif(count(7 downto 4)0011 ) then if(count(7 downto 4)=0010 and count(3 downto 0)=0011) then count=00000000; elsif(count(3 downto 0)=1001) then count(3 downto 0)=0000; count(7 downto 4)=count(7 downto 4
9、)+1; else count(3 downto 0)=count(3 downto 0)+1; end if; end if; end if;-end if;end process;aout=count;end art3;(二)系统整体程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clock isport(clk,b1,clks: in std_logic;reset: in std_logic;setmin,sethour: in std_logic;minutell,mi
10、nutehh,hourll,hourhh,b2:in std_logic_vector(3 downto 0);secondl,secondh:out std_logic_vector(3 downto 0);-second0,second2:out std_logic_vector(6 downto 0);minutel,minuteh:out std_logic_vector(3 downto 0);-minute0,minute2:out std_logic_vector(6 downto 0);hourl,hourh:out std_logic_vector(3 downto 0);-
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