《数字电路设计实训》实验指导书.doc
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1、数字电路设计实训实验指导书编写人:XXX审核人:XXXXX大学工学院电子信息通信学科目 录一、基础实验部分实验一 门电路逻辑功能及测试1实验二 组合逻辑电路(半加器、全加器及逻辑运算)5实验三 R-S,D,JK触发器9实验四 三态输出触发器,锁存器12实验五 集成计数器及寄存器15实验六 译码器和数据选择器18实验七 555时基电路21二、选做实验部分实验八 时序电路测试机研究26实验九 时序电路应用29实验十 四路优先判决电路31三、创新系列(数字集成电路设计)实验部分实验十一 全加器的模块化程序设计与测试33实验十二 串行进位加法器的模块化程序设计与测试35实验十三 N选1选择器的模块化程
2、序设计与测试36实验一 门电路逻辑功能及测试一、实验目的1. 熟悉门电路逻辑功能2. 熟悉数字电路学习机及示波器使用方法二、实验仪器及材料1. 双踪示波器2. 器件 74LS00 二输入端四与非门 2片 74LS20 四输入端双与非门 1片 74LS86 二输入端四异或门 1片 74LS04 六反相器 1片三、预习要求1. 复习门电路工作原理及相应逻辑表达式。2. 熟悉所用集成电路的引线位置及引线用途。3. 了解双踪示波器的使用方法。四、实验内容实验前按学习机使用说明先检查学习机电源是否正常,然后选择实验用的集成电路,按自己设计的实验电路图接好连线,特别注意Vcc及接地线不能接错。线接好后经实
3、验指导教师检查无误方可通电实验。实验中改动接线需先断开电源,接好线后再通电实验。 1. 测试门电路逻辑功能 图1.1(1)选用四输入与非门74LS20一只,插入面包板,按图1.1接线,输入端接S1S4(电平开关输出端口),输出端接电平显示发光二极管(D1D8任意一个)。(2)将电平开关按表1.1置位,分别测输出电压及逻辑状态。表1.1输入输出1234Y电压(V)HHHHLHHHLLHHLLLHLLLL2. 异或门逻辑功能测试。图1.2(1) 选二输入四异或门电路74LS86,按图1.2接线,输入端1、2、4、5接电平开关,输出端A、B、Y接电平显示发光二极管。(2) 将电平开关按表1.2置位,
4、将结果填入表中。表1.2输入输出ABYY电压(V ) LLLLHLLLHHLLHHHLHHHLLHLH3. 逻辑电路的逻辑关系。(1) 用74LS00按图1.3、1.4接线,将输入输出逻辑关系分别填入表1.3、表1.4中表1.3输入输出ABYLLLHHLHH 图1.3表1.4输入输出ABYLLLHHLHH 图1.4(2)写出上面两个电路逻辑逻辑表达式。4. 逻辑门传输延迟时间的测量。用六反相器(非门)按图1.5接线,输入80Hz连续脉冲,用双踪示波器测输入,输出相位差,计算每个门的平均传输延迟时间的tpd值。 图1.55. 利用与非门控制输出。用一片74LS00按图1.6接线,S接任意电平开关
5、,用示波器观察S对输出脉冲的控制作用。6. 用与非门组成其他门电路并 测试验证。(1) 组成或非门。 用一片二输入端四与非门组成或非门 画出电路图,测试并填表1.5 图1.6表1.6ABY00011011表1.5输入输出ABY00011011(2) 组成异或门(a) 将异或门表达式转化为与非门表达式。(b) 画出逻辑电路图。(c) 测试并填表1.6.五、实验报告1. 按各步骤要求填表并画逻辑图。2. 回答问题:(1)怎样判断门电路逻辑功能是否正常?(2)与非门一个输入接连续脉冲,其余端什么状态时允许脉冲通过?什么状态时禁止脉冲通过?(3)异或门又称可控反向门,为什么?实验二 组合逻辑电路(半加
6、器全加器及逻辑运算)一、实验目的1. 掌握组合逻辑电路的功能测试。2. 验证半加器和全加器的逻辑功能。3. 学会二进制数的运算规律。二、实验仪器及材料器件 74LS00 二输入端四与非门 3片 74LS86 二输入端四异或门 1片 74LS54 四组输入与或非门 1片三、预习要求1. 预习组合逻辑电路的分析方法。2. 预习用与非门和异或门构成的半加器、全加器的工作原理。3. 预习二进制数的运算。四、实验内容实验1: 组合逻辑电路功能测试。图2.1(1)用2片74LS00组成图2.1所示逻辑电路。为便于接线和检查,在图中要注明芯片编号及各引脚对应的编号。(2)图中A、B、C接电平开关,Y1、Y2
7、接发光管电平显示。(3) 按表2.1要求,改变A、B、C的状态填表并写出Y1、Y2 逻辑表达式。(4) 将运算结果与实验比较。表2.1输入输出ABCY1Y2000001011111110100101010实验2:基于一个74LS86芯片和一个74LS00芯片的半加器设计测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。根据半加器的逻辑表达式可知,半加器Y是A、B的异或,而进位Z是A、B相与,故半加器可用一个集成异或门和二个与非门组成如图2.2。 图2.2 半加器的逻辑电路 (1) 在学习机上用异或门和与门接成以上电路。A、B接电平开关S。Y、Z接电平显示。(2) 按表2.2要求改变A
8、、B状态,填表。表2.2输入端A0101B0011输出端YZ实验3:实验2:基于三个74LS00芯片的全加器设计测试全加器的逻辑功能(1) 写出图2.3电路的逻辑表达式。(2) 根据逻辑表达式列真值表。(3) 根据真值表画逻辑函数SiCt的卡诺图。图2.3Bi、Ci-1 Bi、Ci-1Ai 0 0 0 1 1 1 10 Ai 0 0 0 1 1 1 100 101 Si= Ci= (4)填写表2.3各点状态表2.3AiBiCi-1YZX1X2X3SiCi000010100110001011101111(5)按原理图选择与非门并连接进行测试,将测试结果记入表2.4,并与上表进行比 较看逻辑功能是
9、否一致。 4. 测试用异或、与或和非门组成的全加器的逻辑功能。全加器可以用两个半加器和两个与门一个或门组成,在实验中,常用一块双异或门、一个与或非门和一个与非门实现。(1)画出用异或门、与或非门和非门实现全加器的逻辑电路图,写出逻辑表达式。(2)找出异或门、与或非门和与门器件按自己画出的图接线。接线时注意与或非门中不用的与门输入端接地。(3)当输入端Ai、Bi、及Ci-1为下列情况时,用万用表测量Si和Ci的电位并将其转为逻辑状态填入下表。表2.4AiBiCi-1SiCi000010100110001011101111输入端Ai00001111Bi00110011Ci-101010101输出端
10、SiCi五、实验报告1. 整理实验数据、图表并对实验结果进行分析讨论。2. 总结组合逻辑电路的分析方法。实验三 触发器(一)RS,D,JK一、实验目的1. 熟悉并掌握RS、D、JK触发器的构成,工作原理和功能测试方法。2. 学会正确使用触发器集成芯片。3. 了解不同逻辑功能FF相互转换的方法。二、实验仪器及材料1. 双踪示波器2. 器件74LS00二输入端四与非门1片 74LS74双D触发器1片 74LS112双JK触发器1片三、实验内容1. 基本RSFF功能测试:两个TTL与非门首尾相接构成的基本RSFF的电路如图3.1所示。(1) 试按下面的顺序在、:=0=1=1=1=1=0=1=1 图3
11、.1 基本RSFF电路观察并记录FF的、端的状态,将结果填入下表3.1中,并说明在上述各种输入状态下,FF执行的是什么功能?表3.1逻辑功能01111101(2)端接低电平,端接脉冲。(3) 端接高电平,端接脉冲。(4) 连接Rd、Sd,并加脉冲。记录并观察(2)、(3)、(4)三种情况下,、端的状态。从中你能否总结出基本RS FF的Q或端的状态改变和输入端和的关系。(5)当、都接低电平时,观察、端的状态。当、同时由低电平跳为高电平时注意观察、端的状态,重复35次看、端的状态是否相同,以正确理解“不定”状态的含义。2. 维持一阻塞型D触发器功能测试。双D型正边沿异步置1端,置0端(或称异步置位
12、,复位端)。CP为时钟脉冲端。(1) 分别在、端加低电平,观察并记录、端的状态。(2) 令、端为高电平,D端分别接高,低电平,用点动脉冲作为CP,观察并记录当CP为0、1、时Q端状态的变化。 图3.2 D FF逻辑符号(3) 当=1、CP=0(或CP=1),改变D端信号,观察Q端的状态是否变化?整理上述实验数据,将结果填入下表3.2中。(4) 令=1,将D和相连,CP加连续脉冲,用双踪示波器观察并记录Q相对于CP的波形。表3.2CPD01XX0110XX0111001111012. 负边沿JK触发器功能测试。双JK负边沿触发器74LS112芯片的逻辑符号如图3.3所示。自拟实验步骤,测试其功能
13、,并将结果填入表3.3中。若令J=K=1时,CP端加连续脉冲,用双踪示波器观察QCP波形,和DFF的和端相连时观察到的端的波形相比较,有何异同点?3. 触发器功能转换 图3.3(1) 将触发器和JK触发器转换成T触发器,列出表达式,画出实验电路图。(2) 接入连续脉冲,观察各触发器CP及Q端波形。比较两者关系。(3) 自拟实验数据表并填写之。表3.3CPJK01XXXX10XXXX110X0111X011X0111X11四、实验报告1. 整理实验数据并填表。2. 写出实验内容3、4的实验步骤及表达式。3. 画出实验4的电路图及相应表格。4. 总结各类触发器的特点。实验四 三态输入触发器及锁存器
14、一、实验目的1. 掌握三态输入触发器及锁存器的功能及使用方法。2. 学会用三态输入触发器和锁存器构成的功能电路。二、实验仪器及材料1. 双踪示波器2. 器件 CD4043 三态输出四RS触发器 一片 74LS75 四位D锁存器 一片三、实验内容1. 锁存器功能及应用图4.1为74LS75四D锁存器,每两个D锁存器由一个锁存信号G控制,当G为高电平时,输出端Q随输入端D信号的状态变化,当G由高变低时,Q锁存在G端由高变低前Q的电平上。图4.1 (1)验证图4.1锁存器功能,并列出功能状态表。(2)用74LS75组成的数据锁存器按图4.2接线,1D4D接逻辑开关作为数据输入端,G1,2和G1,4接
15、到一起作为锁存选通信号ST,1Q4Q分别接到7段译码器的AD端,数据输出由数码管显示。 设:逻辑电平H为“1”,L为“0” ST=1,输入0001,0011,0111,观察数码管显示。 ST=0,输入不同数据,观察输出变化。 图4.2 图4.32. 三态输出触发器功能及应用。 4043为三态RS触发器,其包含有四个RS触发器单元,输出端均用CMOS传输门对输出状态施加控制。当传输门截止时,电路输出呈“三态”,即高阻状态。管脚排列见图4.3。(1)三态输入RS触发器功能测试 验证RS触发器功能,并列出功能表。 注意:(a)不用的输入端必须接地,输出端可悬空。 (b)注意判别高阻状态,参考方法:输
16、出端为高阻状态时用万用表电压档测量电压为零,用点组档测量电压为无穷大。(2)用三态触发器4043构成总线数据锁存器图4.4是用4043和一个四2输入端与非门4081(数据选通器)及一片4069(做缓存冲器)构成的总线数据锁存器。(A) 分析电路的工作原理。(提示:ST为选通端,R为复位端, EN为三态功能控制端)。(B) 写出输出端Q与输入端A、控制端ST、EN的逻辑关系。(C) 按图接线,测试电路功能,验证(1)的分析。注意:4043的R和EN端不能悬空,可接到逻辑开关上。四、思考和选做1. 图4.2中输出端Q与输入端A的相位是否一致?如果想使输出端和输入端完全一致,应如何改动电路?2. 如
17、果将输入端A接不同频率脉冲信号,输出结果如何?试试看。五、实验报告1. 总结三态输出触发器的特点。2. 整理并画出4043和74LS75的逻辑功能表。3. 比较图4.2和图4.4锁存器的异同,总结锁存器的组成、功能及应用。图4.4实验五 集成计数器及寄存器一、实验目的1. 熟悉集成计数器的逻辑功能和各控制端作用。2. 掌握计数器使用方法。二、实验仪器及材料1. 双踪示波器2. 器件:74LS90十进制计数器2片 74LS00二输入端四与非门1片三、实验内容及步骤1. 集成计数器74LS90功能测试。74LS90是二一五一十进制异步计数器, 逻辑简图为图5.1所示74LS90具有下述功能: 直接
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