十六位数字频率计数器毕业论文正文终稿.doc
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1、摘 要数字频率计是一种基本的测量仪器。它被广泛应用与航天、电子、测控等领域。它的基本测量原理是,首先让被测信号与标准信号一起通过一个闸门,然后用计数器计数信号脉冲的个数,把标准时间内的计数的结果,用锁存器锁存起来,最后用显示译码器,把锁存的结果用LED数码显示管显示出来。根据数字频率计的基本原理,本文设计方案的基本思想是分为五个模块来实现其功能,即整个数字频率计系统分为分频模块、防抖电路、计数模块、锁存器模块和显示模块等几个单元,并且分别用VHDL对其进行编程,实现了闸门控制信号、计数电路、锁存电路、位选电路、段选电路、显示电路等。而且,本设计方案还要求,被测输入信号的频率范围自动切换量程,控
2、制小数点显示位置,并以十进制形式显示。本文详细论述了利用VHDL硬件描述语言设计,并在EDA(电子设计自动化)工具的帮助下,用大规模可编程器件(CPLD)实现数字频率计的设计原理及相关程序。:特点是:无论底层还是顶层文件均用VHDL(硬件语言)语言编写,避免了用电路图设计时所引起的毛刺现象;改变了以往数字电路小规模多器件组合的设计方法。整个频率计设计在一块CPLD芯片上,与用其他方法做成的频率计相比,体积更小,性能更可靠。该设计方案对其中部分元件进行编程,实现了闸门控制信号 、多路选择电路、计数电路、位选电路、段选电路等。频率计的测频范围:10KHz9.9MHz。该设计方案通过了Max+plu
3、s软件仿真、硬件调试和软硬件综合测试。关键字:数字频率计;电子设计自动化; 大规模可编程器件;硬件描述语言AbstractThe digital cymometer is a kind of basic measuring instrument. It is widely used in such fields as the spaceflight , electron , observing and controlling ,etc. Basic measurement of it principle, is it examine signal adopt the gate together
4、 with standard signal to let at first, the number of the signal pulse that then count through the counter , latch with the latch the result of counting within standard time, use decipher display finally, number show is it is it come out to show to in charge of with LED result that latch. According t
5、o digital basic principle of cymometer, basic thought, this text of design plan to divide into five pieces of module realize his function, namely whole digital cymometer system divide into frequency division module , is it tremble circuit , count module , latch module and show such several units as
6、module ,etc. to defend, carry on programming with VHDL to it separately , realize gate control signal , count circuit , location select circuit , section select circuit , show the circuit ,etc. And, this design plan also requires , are examined the switching over amount automatically of frequency ra
7、nge of the input signal Cheng, control the decimal point and show the position, and show in the form of the decimal system.This article discusses digital cymometer design principles and procedure by using VHDL haraware descriptive programming.EDA tools and on the basis of grand scale programmable lo
8、gic device CPLD.The main point of this article is that both bottoms and tops documents are written by VHDL programming,which avoids rough phenomenon,a phenomenon caused by usuing electric circuit picture style design.This software procedure is different from traditional digital circuit design at sma
9、ll scale and composed of many devices.Intead,the whole cymometer is designed on a CPLD and is composed of a decimal system cymometer.Compared with other cymometer ,it is small in volume and reliable function.The one chip includes strobe control circuit,count circuit,multi-choice circuit,bit-choice c
10、ircuit,segment-choice circuit which are designed VHDL.The frequency is designed from 10KHz to 9.9MHz.The whole system passes the debugging in Max+plussoftware simulation,software and hardware parts. Key words: digital cymometer; EDA;CPLD目 录第一章 绪论第二章 CPLD简介.2.1 CPLD器件的基本结构2.2典型CPLD器件简述2.3 CPLD的编程工艺 .
11、2.4新技术的应用. 第三章MAXPLUS软件的应用.3.1 MAXPLUS的概述 3.2 MAXPLUS的功能简介. 3.3 MAXPLUS的应用第四章直流开关稳压电源的保护技术4.1引言.4.2极性保护.4.3程序保护.4.4过电流保护.4.5过电压保护.4.6欠电压保护.4.7过热保护.4.8结束语.第五章数字频率计的设计原理5.1 数字频率计的基本组成. 5.2 数字频率计的分类. 5.3 数字频率计的计数指标. 5.4数字频率计的基本工作原理. 5.5 数字频率计技术指标及误差分析. 第六章数字频率计的设计 6.1 数字频率计设计任务及要求 6.2 设计实现6.3 功能模块设计6.4
12、 下面分别介绍各模块基于VHDL的设计方法6.5 顶层文件的编写 6.6 程序说明 6.7系统仿真. 6.8下载验证 结束语. 致谢参考文献第1章 绪论CPLD是一种新兴的高密度大规模可编程逻辑器件,它具有门阵列的高密度和PLD器件的灵活性和易用性,目前已成为一类主要的可编程器件。可编程器件的最大特点是可通过软件编程对其器件的结构和工作方式进行重构,能随时进行设计调整而满足产品升级。使得硬件的设计可以如软件设计一样方便快捷,从而改变了传统数字系统及用单片机构成的数字系统的设计方法、设计过程及设计概念,使电子设计的技术操作和系统构成在整体上发生了质的飞跃。采用CPLD可编程器件,可利用计算机软件
13、的方式对目标期进行设计,而以硬件的形式实现。既定的系统功能,在设计过程中,可根据需要随时改变器件的内部逻辑功能和管脚的信号方式,借助于大规模集成的CPLD和高效的设计软件,用户不仅可通过直接对芯片结构的设计实现多种数字逻辑系统功能,而且由于管脚定义的灵活性,大大减轻了电路图设计和电路板设计的工作量及难度,同时,这种基于可编程芯片的数量,缩小了系统的体积,提高了系统的可靠性。EDA(电子设计自动化)技术就是以计算机为工具,在EDA软件平台上,对硬件语言HDL为系统逻辑描述手段完成的设计文件,自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真,直至对特定目标芯片的适配编译、逻辑映射和编程下载等
14、工作(文本选用的开发工具为Altera公司的MAX+PLUSII)。EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作,大大提高了大规模系统电子设计的自动化程度。设计者的工作仅限于利用软件方式,即利用硬件描述语言(如VHDL)来完成对系统硬件功能的描述。 VHDL语言(Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言)诞生于1982年,是由美国国防部开发的一种快速设计电路的工具,目前已成为IEEE(The Institut
15、e of Electrical and Electronics Engineers)的一种工业标准硬件描述语言,相比传统的电路系统的设计方法,VHDL具有多层次描述系统硬件功能的能力,支持自顶向下(Top to Down)和基于库(Library-based)的设计的特点,因此设计者可以不必了解硬件结构设计,从系统设计入手,在顶层进行系统方框图的划分和结构设计,在方框图一级用VHDL对电路的行为进行描述,并进行仿真和纠错,然后在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,下载到具体的CPLD器件去,从而实现可编程的专用集成电路(ASIC)的设计。基于EDA技术的设计
16、方法为自顶向下设计,其步骤是采用可完全独立于目标器件芯片物理结构的硬件描述语言,在系统的基本功能或行为级上对设计的产品进行行为描述和定义,结合多层次的仿真技术,在确保设计的可行性与正确性的前提下,完成功能确认,然后利用EDA工具的逻辑综合功能,把功能描述转换为某一具体目标芯片中(如CPLD芯片),使该芯片能够实现设计要求的功能,使电路系统体积大大减少,可靠性得到提高。数字频率计是数字电路中的一个典型应用,实际的硬件设计用到的器件较多,连线比较复杂,而且会产生较大的延时,造成测量误差、可靠性差。随着可编程逻辑器件(CPLD)的广泛应用,以EDA工具为开发平台,运用VHDL语言,将使系统大大简化。
17、提高整体的性能和可靠性。本文用VHDL在CPLD器件上实现一种数字频率计测频系统,能够用十进制数码管显示被测信号的频率,不仅能测量频率,还可以测量其他多种物理量。具有体积小、可靠性高、功耗低的特点。第2章 CPLD简介2.1 CPLD器件结构简历具有固定输入和输出数目的任何组合逻辑函数可以在可编程只读存储器(PROM)中,以输出为输入的查找表方式来实现,许多实现组合逻辑的结构变型已从这一简单的概念引申出来,然后利用VLSI的密度产生更通用的,能实现PCB板上几个简单PAL互连功能的器件是PAL/ PROM这类范例的扩展,称为PAL构造的PLD,也就是说复杂可编程逻辑器件CPLD(Complex
18、 Programmable Logic Devices). CPLD的架构方块图,如下图所示图21 CPLD的架构方块图每一个逻辑方块(Logic Block)内的内部示意图,则如下图所示图2-2逻辑方块内部示意图在考察PAL构造的CPLD之前,让我们先看一下或阵列可编、与阵列固定的可编程只读存储器。作为两级可编程逻辑较简单的概念,PROM具有n个输入和m个输出,2行的查找表,它有以下3个特点:(1)给定输入和输出的数目,允许在逻辑设计完成之前就开始PCB设计,也允许在PCB设计完成之后更改PROM的设计。(2)允许将时序校验从逻辑设计中分出来,因为通过此可编程器件的延时是固定的,与要实现的逻
19、辑函数无关。(3)器件的功能可以在较高的级别上规定,如用一系列逻辑方程或真值表表示,这样做可以加快设计。但是PROM的结构也有两个主要的缺点:(1)硅片面积和由此产生的成本以及封装和板的面积都是由乘积项的数量所决定,n输入的PROM就有2n个乘积项。(2)通过PROM的延时正比与乘积项的数目,所以延时性能随输入数目增加成正比地加大而边坏。因此,PROM仅适合必须完成输入信号译码等功能的场合,例如,由一种字符码变换为另一种字符码的查找表。在全定制设计中,与阵列和或阵列都可编程的PAL是实现中到大尺寸任意逻辑函数的主要方法。但是,因为可编程能力的额外层增加了延时,可编程PLA不在具有实现n个变量所
20、有函数的PROM特性,必须在器件设计之前选择一个较小的确定数目的乘积项,不能在输入和输出变量数目的基础上单独选择器件。所以与PLA等效的可编程逻辑阵列未能充满可编程逻辑市场。类似地,要实现函数的任何改变可能不在适合所选的器件。CPLD的集成度在千门/片以上,其基本结构依然是由与阵列、或阵列、输入缓冲电路、输出宏单元组成。其与阵列比PAL大的多,但并非靠简单的增大阵列的输入、输出端口达到。阵列占用芯片的面积随其输出端数的增加而急剧增加,而芯片面积的增大不仅使芯片的成本增加,还使信号在阵列中传输延时加大而影响其运行速度。所以CPLD通常是由多个类似PAL的功能块组成,具有很长的固定于芯片上的布线资
21、源,通过位于中心的互连矩阵连接在一起。互连矩阵要将来自I/O的信号和逻辑块的输出布线到器件内任何逻辑块的输入。一般互连矩阵有两种形式:基于阵列的互连和基于多路开关的互连。基于阵列的互连是完全的纵横开关的实现方式,它允许任何输入到互连矩阵中的信号布线到任何逻辑块,是完全可布通的。基于多路开关的互连是对逻辑块的每个输入有一个多路转换器,输入到互连矩阵的信号被连接到每个逻辑块的大量多路开关的输入端,这些多路转换器的选择是可编程的,只允许其一个输入通过它进入逻辑块。所以不通率与多路转换器的输入宽度有关,宽度愈大,所占面积增加,性能降低。此外,CPLD具有很宽的输入结构,适合于实现高级的有限状态机:具有
22、ISP性能的CPLD,可以直接在系统内对其进行编程,因而类似与具有ISP性能的SRAM查找表类型的FPGA。CPLD的主要缺点是功耗比较大,15000门以上的CPLD功耗要高于FPGA、门阵列和分立器件。2.2典型CPLD器件简述下面介绍几个厂家的一些典型CPLD器件。 Xilinx的XC9500系列是采用创新FastFLASH工艺制造的CPLD,具有特殊的系统内编程(ISP)的能力,系统内编程/擦除的次数可以高达上万次,比其他CPLD的编程/擦除的次数高一至二个数量级,高的耐久程度使其可用于经常要求现场更改和再配置的应用场合,它的扩展IEEE_1149.1边界(JTAG)指令集允许器件编程模
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