电子线路专业课程设计DDS.doc
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1、电子线路课程设计直接数字频率合成器姓名: 学号:院系:电光学院指引教师: 完毕时间:目录摘要2ABSTRACT2一、实验设计内容及规定31、内容32、设计基本规定33、设计提高某些4二、设计方案4三、子模块电路设计61、分频模块6(1)2分频电路7(2)5分频电路7(3)48分频电路8(4)100分频电路9(5)1000分频电路92、频率,相位预制和调节模块10(1)频率控制字电路10(2)相位控制字电路11(3)同步寄存器123、累加器模块124、加法器模块135、波形存储器14(1)正弦波14(2)余弦波17四、提高设计某些181、按键输入频率或相位控制字18(1)二进制BCD码转码电路1
2、9(2)译码显示模块202、测频模块213、各种波形23(1)锯齿波23(2)方波24五、总电路26六、调试、仿真、下载26七、实验中遇到问题及解决办法27八、实验收获与体会28九、参照文献29摘要本报告重要简介设计一种具备清零、使能、频率控制、相位控制、输出各种波形(涉及正余弦、锯齿波、方波)、通过D/A转换之后能在示波器上显示直接数字频率合成器。报告分析了DDS设计原理及电路工作原理。电路设计借助了QuartusII 7.0软件,并在SmartSOPC实验系统中进行硬件测试核心词:QuartusII SmartSOPC 正弦波 频率控制 相位控制 测频Abstract The report
3、 mainly intraoduced designing Direct digital synthesizer can control using、reset、change frequency and phase、output various wave form(including sine(cosine), sawtooth, square waveform)and after conversion after also displayed on the oscilloscope。Bsides,it analyzes the theory of the designing DDS and
4、the working principle of the circuit.The whole design works on the QuartusII 7.0,and finally tested on the SmartSOPC system.Key words:QuartusII SmartSOPC Sine wave Frequency-controlling Phase-controlling Frequency-measuring直接数字频率合成器一、实验设计内容及规定1、内容设计一种频率及相位均可控制具备正弦和余弦输出直接数字频率合成器(Direct Digital Freque
5、ncy Synthesizer 简称DDFS或DDS)。2、设计基本规定1、 运用QuartusII软件和SmartSOPC实验箱实现DDS设计;DDS中波形存储器模块用Altera公司Cyclone系列FPGA芯片中RAM实现,RAM构造配备成10类型;2、 详细参数规定:频率控制字K取4位;基准频率fc=1MHz,由实验板上系统时钟分频得到;3、 系统具备使能功能;4、 运用实验箱上D/A转换器件将ROM输出数字信号转换为模仿信号,可以通过示波器观测到正弦波形;5、 通过开关(实验箱上Ki)输入DDS频率和相位控制字,并能用示波器观测加以验证;3、设计提高某些1、 通过按键(实验箱上Si)
6、输入DDS频率和相位控制字,以扩大频率控制和相位控制范畴;(注意:按键后有消颤电路)2、 可以同步输出正余弦两路正交信号;3、 在数码管上显示生成波形频率;4、 充分考虑ROM构造及正弦函数特点,进行合理配备,提高计算精度;5、 设计能输出各种波形(三角波、锯齿波、方波等)多功能波形发生器;6、 基于DDSAM调制器设计;7、 考虑节约ROM空间设计,例如只提供四分之一波形或者半波形;8、 自己添加其她功能。二、设计方案DDS基本构造重要由相位累加器、相位调制器、正弦波数据表(ROM)、D/A转换器构成。如下图:相位累加器由N位加法器N位寄存器构成。每来一种CLOCK,加法器就将频率控制字fw
7、rod与累加寄存器输出累加相位数据相加,相加成果又反馈送至累加寄存器数据输入端,以使加法器在下一种时钟脉冲作用下继续与频率控制字相加。这样,相位累加器在时钟作用下,不断对频率控制字进行线性相位累加。由此,相位累加器在每一种时钟脉冲输入时,把频率控制字累加以此,相位累加器输出数据作为波形存储器相位取样地址,这样就可把存储在波形存储器内波形抽样值进行找表查出,完毕相位到幅值转换。由于相位累加器为N位,相称于把正弦信号在相位上精度定为N位,因此辨别率为1/2N。若系统时钟频率为fc,频率控制字fword为1,则输出频率为fOUT=fC/2N,这个频率相称于基频。若fword为K,则输出频率为:fou
8、t=K* fC/2N当系统输入时钟频率fC不变时,输出信号频率由频率控制字K所决定。由上式可得:K=2N*fout/fC其中,K为频率字,注意K要取整,有时会有误差。选用ROM地址时,可以间隔选项,相位寄存器输出位数D普通取10-16位,这种截取办法称为截断式用法,以减少ROM容量。D太大会导致ROM容量成倍上升,而输出精度受D/A位数限制未有很大改进。DDS工作流程示意图:三、子模块电路设计1、分频模块48MHZ48分频2分频2分频1000分频5分频100分频1/2HZ1HZ2HZ1MHZ1KHZ (1)2分频电路2分频电路是通过将D触发器端与D端接在一起就可以从Q端得到触发器信号2分频信号
9、,电路图如下:波形图如下:(2)5分频电路5分频器可由模为5计数器构成,由最高位输出即可得输入信号5分频信号。模5计数器由一片74160通过反馈置零法构成。电路图如下:波形图如下:(3)48分频电路48分频器可由模为48计数器构成,由最高位输出即可得输入信号48分频信号。模48计数器由两片74160通过反馈置数法构成。电路图如下:波形图如下:(4)100分频电路100分频器可由模为100计数器构成,由最高位输出即可得输入信号100分频信号。模48计数器由两片片片74160直接串联构成。电路图如下:(5)1000分频电路1000分频电路原理与100分频电路类似,多串联一块74160.电路图如下:
10、2、频率,相位预制和调节模块K为相位增量,也叫频率控制字。DDS输出频率表达式为fout=K* fC/2N,当K=1时,DDS输出最低频率(也即频率辨别率)为fc/2N,相称于“基频”。因而,当系统输入时钟FCLK不变时,输出信号频率为频率控制字k控制。同步为了为了稳定输入频率控制字需在频率控制字电路后年加上同步寄存器电路。相位控制电路与频率控制电路类似。(1)频率控制字电路通过控制频率低8位,使频率在0Hz255Hz间变化,达到控制频率目电路图如下:(2)相位控制字电路通过控制相位高4位,使相位较大幅度变化,达到变化相位目。电路图如下:(3)同步寄存器为了保证输出频率控制字相位控制字信号稳定
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