电子密码锁设计.doc
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1、电子密码锁设计电子密码锁设计摘要:本课题设计的主要是基于CPLD/FPGA来实现电子密码锁的设计,主要包括输入、控制和输出三大模块。其中输出部分由显示缓冲器、多路选通器、显示模块、时钟发生器、扫描信号发生器组成。显示缓存器是一个存储量为16位的寄存器,它用于存储LED显示的内容。多路选通器用于从显示缓存器中选择出某一个LED的内容用于显示。扫描信号用于选择片选信号,片选信号依次并循环地选通各个LED管时钟发生器,通过对全局时钟的分频得到扫描模块所需的时钟。显示模块由七段译码器和七段显示器组成。总体上输出部分电路的设计都是基于VHDL语言来实现的。关键词:电子密码锁 FPGA 硬件描述语言 ED
2、A目录1 引言22 概述42.1 MAX+PLUS的概述42.1.1 设计输入52.1.2 设计处理62.1.3 设计校验72.2 MAX+PLUS II软件的设计流程82.3VHDL语言简介92.3.1 CPLD/FPGA112.3.2 VHDL的优点123 总体设计133.1系统框图133.2系统说明143.2.1 系统原理143.2.2各部分作用153.3总体电路说明183.3.1 总体电路图183.3.2总体原理说明194 单元电路设计204.1单元电路图204.2原理说明305 总结325.1设计的优缺点325.2可以改进的地方325.3结语32参考文献34致谢351 引言随着人们生
3、活水平的提高和安全意识的加强,对安全的要求也就越来越高。锁自古以来就是把守护门的铁将军,人们对它要求甚高,既要安全可靠的防盗,又要使用方便,这也是制锁者长期以来研制的主题。随着电子技术的发展,各类电子产品应运而生,电子密码锁就是其中之一。据有关资料介绍,电子密码锁的研究从20世纪30年代就开始了,在一些特殊场所早就有所应用。这种锁是通过键盘输入一组密码完成开锁过程。研究这种锁的初衷,就是为提高锁的安全性。由于电子锁的密钥量(密码量)极大,可以与机械锁配合使用,并且可以避免因钥匙被仿制而留下安全隐患。电子锁只需记住一组密码,无需携带金属钥匙,免除了人们携带金属钥匙的烦恼,而被越来越多的人所欣赏。
4、电子锁的种类繁多,例如数码锁,指纹锁,磁卡锁,IC卡锁,生物锁等。但较实用的还是按键式电子密码锁。目前使用的电子密码锁大部分是基于单片机技术,以单片机为主要器件,其编码器与解码器的生成为软件方式。在实际应用中,由于程序容易跑飞,系统的可靠性能较差。基于现场可编程逻辑门阵列FPGA器件的电子密码锁,用FPGA器件构造系统,所有算法完全由硬件电路来实现,使得系统的工作可靠性大为提高。本课题设计的电子密码锁是基于CPLD/FPGA。电子密码锁主要由输入部分,控制部分和输出部分组成。其中输入部分包括44矩阵键盘、弹跳消除电路、键盘译码电路、键盘扫描电路;控制部分包括按键存储电路、密码存储电路、比较电路
5、;输出部分包括多路选通器、七段译码器、扫描信号发生器。该密码锁具有密码输入、密码清除、密码激活、电锁解除和密码更改等功能,用一片复杂可编程逻辑芯片CPLD实现,因此它体积小、功耗低、价格便宜,维护和升级都十分方便,具有较好的应用前景主要应用有:汽车锁,门锁,保险柜,仓库。 2 概述2.1 MAX+PLUS的概述Altera公司的MAX+PLUS开发系统是一个完全集成化、易学易用的可编程逻辑器件软件设计环境,可以在多种平台上运行,具有操作灵活、支持器件多、设计输入方法灵活多变的特点,是用户设计、开发以Altera PLD器件为核心的软件开发工具。MAX+PLUS是Multiple Array M
6、atrix and Programmable Logic User System的缩写,软件版本分基本版、商业版和学生版,学生版软件在功能上与商业版类似,仅在可使用的芯片上受到限制。MAX+PLUS的9.x版和10.x版均可安装在WIN95或WIN98/2000操作系统上,其中9.x版需32MB内存、1GB以上硬盘,10.x版需64MB内存、2GB以上硬盘。MAX+PLUS的设计过程可用图2-1表示:设计输入项目编译功能时序仿真项目校正编程/配置(可以使用原理图或文本输入设计要求)(用于检验设计输入是否正确)(用于检验所设计的电路功能是否符合设计要求)(将正确的设计通过计算机下载到硬件电路上,
7、使其具有与设计电路相符的逻辑功能)图2-1 MAX+PLUS设计流程图 为使设计者快速掌握MAX + PLUS II软件的使用,我们首先介绍MAX + PLUS II软件的设计流程,它是由设计输入、设计处理、设计校验和器件编程四部分组成的。2.1.1 设计输入MAX + PLUS II软件的设计输入方法有多种多样,主要包括文本输入方式、原理图设计输入方式、波形设计输入方式、层次设计输入方式和低层设计输入方式。另外还可以利用第三方EDA工具生成的网络表文件输入。输入法不同,生成的设计文件也不同,设计者可以根据自己的需要灵活掌握。(1)原理图输入 利用MAX + PLUS II提供的各种原理图库进
8、行设计输入是一种最为直接的、也是我们最容易掌握的一种方法。使用该方法时,通过采用自顶向下的设计方式,将大规模的电路分成若干小块进行设计。该方法虽然效率较低,但容易实现仿真,便于信号的观察和电路的调整。(2)硬件描述语言输入 MAX + PLUS II包含一个集成的文本编辑程序,适合与输入和编辑用Altera硬件描述语言编写的设计文件,MAX + PLUS II可以对这些语言表达的逻辑进行综合,并将其映射到Altera的任何器件中。采用语言描述的优点是效率较高,结果也较容易仿真,信号观察也较方便,但语言输入必须依赖综合器。(3)波形输入 波形编辑程序(MAX+PLUS II Waveform E
9、ditor)用于建立和编辑波形设计文件及输入仿真向量和功能测试向量。波形编辑还有分析仪的功能,设计者可以通过它查看仿真结果。 波形设计输入最适合于时序和重复的函数。MAX+PLUS II Compiler采用先进的波形综合法,可以根据用户定义的输入/输出波形自动生成逻辑关系。(4)低层编辑 低层编辑程序(MAX+PLUS II F loorpian Editor)简化了向器件引脚和逻辑单元分配逻辑的过程。设计方案中使用的表示每种器件的图形很容易进行逻辑布局,高层的和详细器件视图都可以使用设计者可以在对设计进行编译之前分配引脚和逻辑单元,编译之前分配引脚和逻辑单元,编译后再来察看或修改结果。 低
10、层编译允许设计者观察器件中所有已分配的逻辑。任何节点或引脚都可以被拉到新的位置。可以把逻辑分配给专用引脚和逻辑单元,也可以分配给器件中更加合适的区域。(5)层次设计输入 层次设计可包含几种不同格式建立的设计文件,例如原理图输入、HDL设计输入、波形设计输入和EDIF网络表输入等。MAX+PLUSII在设计方案中支持多级层次,这种灵活性设计者可以采用最适合设计中每个部分的设计输入方法。MAX+PLUSII层次显示程序可以显示方案的层次结构,允许设计者穿越层次,自动打开适合于每个设计文件的编辑。(6)网表输入库 MAX+PLUSII COMPILER可以与其他EDA工具接口。采用这种方法输入,可以
11、把其他软件系统上设计的电路直接移植起来,不必重新输入。MAX+PLUSII软件可以接受的网表有EDIF格式、VHDL格式及VERLIOG格式等。在用网表输入时,必须注意在两个系统中所采用库的对应关系,所有库单元必须一一对应,才可以成功读入网表。2.1.2 设计处理MAX+PLUS II 处理一个设计时,MAX+PLUS II Compile在设计文件中读取信息并产生编辑文件和仿真文件,定时分析程序(Timing Analyzer)可分析设计的定时,信息处理程序(Mesage Processor)可自动定位错误。(1)自动错位定位 MAX+PLUS II 的 Mesage Processor 与
12、 MAX+PLUS II所有应用程序通信,可以给出信息(错误、警告等)。设计者可利用他自动打开有错误的文件,并一高亮度方式显示错误位置。(2)逻辑综合与试配 MAX+PLUS II Compiler的逻辑综合(Logic Synthesis)模块对设计方案进行逻辑综合并能看到设计实现的真实结果,该模块选择合适的逻辑化简算法,去除剩余逻辑,确保尽可能有效地使用器件的逻辑资源,还可设计方案中没用的逻辑。 逻辑综合选择有助于设计人员引导逻辑综合的结果。Altera提供,NORMAL(正常)、FAST(快速)、时钟到输出的延时、建立时间、和时钟频率等。设计者可以为选定的逻辑功能指定定时要求,也可以把设
13、计作为一个事例来指定定时要求。Fitter的报告文件提供详细信息一说明设计的定时要求是如何实现的。 (4)设计规则检查 MAX+PLUS II Compiler 包括设计规则检查器(Design Doctor)。该程序将检查项目中的所有设计文件,以发现在编辑器件中可能存在的可靠性不好的逻辑。 设计规则可靠性高,涉及到含有异步输入、行波时钟、以时钟为基础的多级逻辑、置位与清除的配置及竞争条件等的逻辑。 (5)多器件划分 如果一个设计文件较大,一个器件放不下的话,可以自动或由用户控制将一个大的设计文件划分成几个小文件,装人多个器件中。 注意:划分时尽量减少器件的数量及减少器件通信的引脚数目。 (6
14、)工业标准输出格式 MAX+PLUSII Compiler可以建立多种仿真环境里的网表,这些网表包含结合后的功能,以及其他标准校验工具进行器件或板极仿真时使用的定时信息。 以下接口可供使用:l EDIF 接口 建立EDIF200和EDIF300网表。l Verilog接口 建立与Verilog-XL仿真器一起使用的Verilog网表。 l VHDL接口 建立与VHDL仿真器一起使用的VHDL网表。 (7)编程文件的产生 装配程序(Assembler)模块为一个已编译的设计创建一个或多个编程目标文件(.pof)、SRAM目标文件(.sof)或JEDEC文件(.jed)。MAX+PLUSII编译器
15、使用这些文件和标准的A 硬件对器件进行编程。使用工业标准的其他编程设备也可对器件编程。此外,MAX+PLUSII可以产生I格式的十六进制文件(.hex)、T文本文件(.ttf)和配置FLEX8000器件使用的串行位流文件(.sbf)。2.1.3设计校验 设计校验过程包括设计仿真和定时分析,其作用是测试逻辑操作和设计的内部定时。 (1)仿真 编译成功的设计不一定完成正确,只是通过仿真才能验证电路是否正达到设计要求。Simulation可分为三种仿真,即逻辑特性 (Functional)仿真、时延特性 (Timing)仿真和链接(Linked)仿真,仿真器利用编译器产生的数据文件工作。 MAX+P
16、LUS II提供了功能编译选项。此时,只运行仿真网表的提取,而不作布局线,所以,此时的仿真没有延时信息,所有的延时均为零延时,而可以预测所有内信号,对于初步的功能检测非常方便。 功能检查完成后,需进行后仿真。MAX+PLUS II的仿真具有很强的灵活性,可以控制对单器件或多器件设计的仿真,仿真器使用编译期间生产的二进制仿真网表进行功能和定时的仿真,或把组和连接起来的多个器件作为一个设计进行仿真。 可以使用简明的向量输入语言定义输入激励,也可以使用 MAX+PLUS II的波形编辑程序直接画出波形。仿真结果可以在波形编辑器中看到,也可以作为波形文件或文本打印出来。(2)定时分析 MAX+PLUS
17、 II的定时分析器(Timing Analyzer)可以计算点到点的器件延时矩阵,确定器件引脚上建立时间与保持时间要求,还可以计算最高的时钟频率。MAX+PLUS II的设计输入工具与Timing Analyzer集成在一起,这样只需简单地将设计中的起点和终端加上标志即可确定最短与最长的传播延时。此外,Message Processor可以找出Timing Analyzer在设计文件中已证实的关键路径,并在适当的设计编辑器中加以显示。2.2 MAX+PLUS II软件的设计流程由前面叙述可知,MAX+PLUS II 软件设计的流程应包括以下几个部分,如图2-2所示。设计输入设计修改 项目编译设
18、计仿真 器件编程 系统测试图 2-2(1)设计输入 可以采用原理图输入、HDL语言描述、EDIF网表读入等方式。(2)编译 主要完成器件的选择及适配,逻辑的综合及器件的装入,延时信息的提取。(3)前仿真 此时为0延时模式,主要为检验输入是否有误。(4)后仿真 将编译产生的延时信息加入到设计中,进入布局布线后的仿真,是与实际器件工作时情况基本相同的仿真。(5)编程验证 用后仿真确认的配置文件经EPROM或编程电缆配置CPLD,加入实际激励,进行测试,以检查是否完成预定功能。以上各步如果出现错误的现象,则需重新回到设计输入阶段,改成错误输入或调整电路并重上述过程。2.3 VHDL语言简介VHDL是
19、在7080年代中,由美国国防部资助的VHSIC项目开发的产品。在这个语言首次开发出来时,其目标仅是一个使电路文本化的一种标准,使人们采用文本方式描述的设计能够被其他人所理解。VHDL于1987年由IEEE 1076标准所确认,1993年IEEE 1076标准被升级、更新,新的VHDL标准为IEEE 1164,1996年IEEE 1076.3成为VHDL综合标准。现在,VHDL已成为一个数字电路和系统的描述、建模、综合的工业标准,在电子产业界,无论是ASIC设计人员,还是系统级设计人员,都需要学习VHDL来提高他们的工作效率。利用VHDL及自顶向下设计方法在大型数字系统设计中被广泛采用,在设计中
20、可采用较抽象的语言来描述系统结构,然后细化成各模块,最后借助编译器将VHDL描述综合为门级。 2.3.1 VHDL的基本结构1.VHDL的组成一个VHDL设计由若干个VHDL文件构成,每个文件主要包含如下三个部分中的一个或全部:程序包(Package);实体(Entity);结构体(Architecture)。一个完整的VHDL设计必须包含一个实体和一个与之对应的结构体,一个实体可对应多个结构体,以说明采用不同方法来描述电路。2. 程序包(Package)程序包是用来单纯罗列VHDL语言中所要用到的信号定义、常数定义、数据类型、元件语句、函数定义和过程定义等,它是一个可编译的设计单元,也是库结
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