数电时序逻辑电路练习题修改.ppt
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1、数电时序逻辑电路练习题修改 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题1、时序逻辑电路在结构上、时序逻辑电路在结构上 ()。A必须有组合逻辑电路必须有组合逻辑电路 B 必须有存储电路必须有存储电路必有存储电路和组合逻辑电路必有存储电路和组合逻辑电路C D以上均正确以上均正确分分 析析 提提 示示 根据时序逻辑电路任一时刻的输出信号,不仅取决于该时刻根据时序逻辑电路任一时刻的输出信号,不仅取决于该时刻的输入信号,还与输入信号作用前电路所处的状态有关的功能特的输入信号,还与
2、输入信号作用前电路所处的状态有关的功能特点,在结构上必须有存储电路记忆电路以前所处的状态。点,在结构上必须有存储电路记忆电路以前所处的状态。2 2 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题2、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路电路 ()。A没有触发器没有触发器 B没有统一的时钟脉冲控制没有统一的时钟脉冲控制 没有稳定状态没有稳定状态 C D输出只与内部状态有关输出只与内部状态有关 分分
3、析析 提提 示示 异步时序逻辑电路在结构上,各触发器的时钟端不接到同一异步时序逻辑电路在结构上,各触发器的时钟端不接到同一个时钟信号上,没有统一的时钟脉冲控制,状态变化时不和时钟个时钟信号上,没有统一的时钟脉冲控制,状态变化时不和时钟脉冲同步脉冲同步 。3 3 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题3、图图示各示各逻辑电逻辑电路中,路中,为为一位二一位二进进制制计计数器的是数器的是 ()。ABCD分分 析析 提提 示示 一位二进制计数器的状态方程为一位二进制计数器的
4、状态方程为 每作用每作用1 1个时钟个时钟CP 信号,状态变化信号,状态变化1次。次。按各电路的连接方式,求出驱动方程按各电路的连接方式,求出驱动方程 并代入特性方程并代入特性方程 。4 4 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题4、从、从0开始计数的开始计数的N进制增量计数器,最后一个计数状态为进制增量计数器,最后一个计数状态为 ()。N A N1 B N+1 C 2 N D分分 析析 提提 示示 从从0开始计数的开始计数的N进制增量计数器,其计数状态依次是进制增
5、量计数器,其计数状态依次是0、1、2、N1,共,共 N 个计数状态。个计数状态。5 5 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题5、由、由 n 个触发器构成的计数器,最多计数个数为个触发器构成的计数器,最多计数个数为 ()。n 个个 A n2 B 2n 个个 C 2n 个个 D分分 析析 提提 示示 每个触发器每个触发器 Q 端有端有 0、1 两种可能状态,两种可能状态,n 个触发器有个触发器有 2n 种种可能的状态,最多计数个数为可能的状态,最多计数个数为 2n 个
6、个。6 6 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题6、若构成一个十二进制计数器,所用触发器至少、若构成一个十二进制计数器,所用触发器至少 ()。12 个个 A 3 个个B 4 个个 C 6 个个D分分 析析 提提 示示 进制数进制数 N=12,设触发器的个数为,设触发器的个数为n,按,按 N 2n 关系计算关系计算n,并取最小整数,并取最小整数,n=4。7 7 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序
7、逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题7、4个触发器构成的个触发器构成的8421BCD码计数器,其无关状态的个数为码计数器,其无关状态的个数为()。6 个个 A 8 个个 B 10 个个 C不定不定D分分 析析 提提 示示 8421BCD码计数器为十进制计数器,有效状态数为码计数器为十进制计数器,有效状态数为10个,个,4个个触发器共有触发器共有 24=16 个状态,无效状态数个状态,无效状态数=1610=6个。个。8 8 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题
8、单项选择题单项选择题8、下列计数器中,不存在无效状态的是下列计数器中,不存在无效状态的是 ()。二进制计数器二进制计数器 A 十进制计数器十进制计数器 B 环形计数器环形计数器 C 扭环形计数器扭环形计数器 D分分 析析 提提 示示 n 个触发器构成的个触发器构成的n 位二进制计数器,位二进制计数器,2n 个状态全部为有效个状态全部为有效状态,不存在无效状态。状态,不存在无效状态。9 9 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题9、异步异步计计数器如数器如图图示,若触
9、示,若触发发器当前状器当前状态态Q3 Q2 Q1为为110,则则在在时时钟钟作用下,作用下,计计数器的下一状数器的下一状态为态为 ()。A101B111C010D 000分分 析析 提提 示示 各触发器的状态方程:各触发器的状态方程:,i=1,2,3 各触发器的时钟条件:各触发器的时钟条件:CP1=CP,CP2=Q1,CP3=Q2 触发器具备时钟条件时按状态方程改变状态,不具备时钟条触发器具备时钟条件时按状态方程改变状态,不具备时钟条件时状态不变。件时状态不变。各触发器的初始状态各触发器的初始状态:CP1,使,使 ,Q1 变化变化 为为 0 1,出现上升沿,出现上升沿,Q1,使,使 ,Q2 变
10、化变化 为为 1 0,出现下降沿,出现下降沿,Q2,使,使 。1010 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题10、异步异步计计数器如数器如图图示,若触示,若触发发器当前状器当前状态态Q3 Q2 Q1为为011,则则在在时时钟钟作用下,作用下,计计数器的下一状数器的下一状态为态为 ()。A100B110C010D 000分分 析析 提提 示示 各触发器的状态方程:各触发器的状态方程:,i=1,2,3 各触发器的时钟条件:各触发器的时钟条件:CP1=CP,CP2=Q1
11、,CP3=Q2 触发器具备时钟条件时按状态方程改变状态,不具备时钟条触发器具备时钟条件时按状态方程改变状态,不具备时钟条件时状态不变。件时状态不变。各触发器的初始状态各触发器的初始状态:CP1,使,使 ,Q1 变化变化 为为 1 0,出现下降沿,出现下降沿,Q1,使,使 ,Q2 变化变化 为为 1 0,出现下降沿,出现下降沿,Q2,使,使 。1111 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项选择题单项选择题单项选择题单项选择题11、由由4位二位二进进制制计计数器数器74LS161构成的任意构成的任意进进
12、制制计计数器数器电电路如路如图图示,示,计计数数时时的最小状的最小状态态是是 ()。0000 A 1111B 0110 C 0001 D分分 析析 提提 示示 图示电路,构成任意进制计数器所用的方法为进位输出图示电路,构成任意进制计数器所用的方法为进位输出 C置置于差数法于差数法。计数范围为:。计数范围为:预置数输入端的数值预置数输入端的数值 0110 使进位输出使进位输出 C 为为1时的状态时的状态1111计数时的最小状态是计数时的最小状态是0110。1212 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路 单项
13、选择题单项选择题单项选择题单项选择题12、由由4位二位二进进制制计计数器数器74LS161构成的任意构成的任意进进制制计计数器数器电电路如路如图图示,示,计计数数器的有效状态数为器的有效状态数为 ()。16 个个 A 8 个个B 10 个个C 12 个个 D分分 析析 提提 示示 图示电路,构成任意进制计数器所用的方法为图示电路,构成任意进制计数器所用的方法为 复位复位 法法。计数范围为:计数范围为:预置数输入端的数值预置数输入端的数值 0000 使使 为为0时的状态时的状态1001共共10个有效状态。个有效状态。1313 数字电子技术数字电子技术数字电子技术数字电子技术 第第第第 5 5 章
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