计算机组成原理专业课程设计二.doc

目 录
实验简介
实验原理 ……………………………………………………………… 2
设计原理 ……………………………………………………………… 3
实验设备 ……………………………………………………………… 3
设计人员 ……………………………………………………………… 3
实验手记 ……………………………………………………………… 4
实验成果
演示程序 ……………………………………………………………… 6
验收程序 ……………………………………………………………… 7
实验心得
沈镭 ……………………………………………………………… 8
贾慧颖 ……………………………………………………………… 9
李佳媛 ……………………………………………………………… 10
附录
程序流程图 ……………………………………………………………… 11
译码表 ……………………………………………………………… 12
数据通路总图 ……………………………………………………… 13
源代码和接线图 ……………………………………………………… 14
指令相应表 ……………………………………………………………… 18
硬布线构造方框图 ……………………………………………………… 18

计算机构成原理设计文档
文档撰写：沈镭 贾慧颖 李佳媛 图片绘制：李佳媛 沈镭 贾慧颖
版面设计：沈镭 李佳媛 贾慧颖 封面设计：沈镭

制作日期：-7-10

实 验 简 介
硬布线控制器是一种由门电路和触发器构成复杂树形逻辑网络构成逻辑电路，是初期设计计算机一种办法，这种办法是把控制部件看做为产生专门固定期序控制信号逻辑电路，而此逻辑电路以使用元件至少和获得最高操作速度为设计目的。一旦控制部件构成后，除非重新设计和物理上对它重新布线，否则要想增长心控制功能是不也许。
硬布线控制器是计算机中最复杂逻辑部件之一，当执行不同机器指令时，通过激活一系列彼此很不相似控制信号来实现对指令解释，其成果使得控制器设计和调试非常复杂且代价很大，因而被微程序控制器所取代，但随着新一代机器及VLSI技术发展，硬布线逻辑设计又得到了注重。

N实验原理n
本次实验重点就在于硬布线控制器设计，由于硬布线控制器大某些线路连线都在ispLSI1032芯片内部，因而设计方案优劣重要取决于设计思路和质量。
1. 控制器设计思路
硬布线控制器可以实现它控制功能，核心在于它组合逻辑译码电路。译码电路任务是将一系列关于指令、时序等输入信号，转换为一种个控制信号，输入到各执行部件中。
依照硬布线控制器基本原理，针对每个信号S，可以列出它译码函数
S = f（Im，Mi，Tk，Bj）
其中是机器指令Im机器指令操作译码输出信号，Mi是节拍信号发生器节拍电位信号，Tk是时序信号发生器时序脉冲信号，Bj是状态条件判断信号。
在TEC－4计算机构成原理实验系统中，由于时序脉冲信号Tk（T1-T4）已经直接输送给数据通路，因此译码电路不需Tk作为输入。又由于指令系统比较简朴，操作码只有4位，不需要专门操作码译码器，因而Im直接就是操作码，即指令寄存器IR4-IR7信号。Mi就是时序模块节拍电位信号W1-W4。Bj涉及：
① 来自数据通路中运算器ALU进位信号C；
② 来自控制台开关信号SWC,SWB,SWA；
③ 其她信号。
每个控制信号函数式都是上述输入信号逻辑表达式，因而可以用各种组合逻辑构造电路网络，实现这些表达式逻辑功能。理论上，只要所有控制信号都设计出译码函数，这个硬布线控制器方案也就得到了，
2. 控制设计流程
设计硬布线控制器设计流程就是解决Im，Mi，Bj如何起作用问题，可以使用流程图办法。硬布线控制器以节拍为时间单位，一拍是从时序T1上升沿到T4下降沿一段时间。在流程图中一种执行框就代表一拍。
但相较于微程序设计，尚有某些需要考虑因素。
⑴执行一条机器指令节拍数
执行一条机器指令所需要微指令数目在硬布线控制器中相称于机器指令所需节拍数。决定执行一条指令需要节拍数要依照所有指令而定，在本实验中，由于选用4拍对大多数指令就够了，因此节拍发生器产生4个节拍信号（W1-W4）。
对于需要节拍少指令，在设计控制流程，对于所需节拍较少指令流程恰当位置使SKIP控制信号有效，那么对于节拍可以跳过，提高性能。对于需要节拍多指令，可以有两种办法，一是修改时序电路，采用变节拍方式实现，二是将一条机器指令执行化为占用两条或更多机器指令节拍，可以用FLAG进行标志，FLAG可以以为使上述其他信号。
⑵控制台操作问题
机器指令执行流程设计出来后，还要有控制台操作。这某些属于机器指令系统，而又要完毕机器指令那样以不超过4拍时间来执行，以便与机器指令执行方式统一起来。不同于微程序通过微程序地址记住处在控制台状态还是程序运营状态，在硬布线控制器中就要设立一种或几种标志来记录当前状态。依照这个标志可以区别控制台初始状态、控制台读内存、控制台写内存、程序运营状态。
3. 硬布线控制器
使用ISP技术，则控制器电路设计完全是在开发软件上进行，只要在计算机上面画出电路原理图，编写好必要程序，软件会自动完毕控制器内部联线控制，无需自己去接线。
设计出硬布线控制流程图后，就可以据此设计出译码逻辑电路。先依照流程图列出译码表，作为逻辑设计根据。依照译码表可以写出每个控制信号逻辑表达式，这个表达式就是它所在行各乘积项相加。在编写译码表过程中要注意综合和化简，可以考虑增长冗余项将相似信号合并为一种信号。

N设计原理n
采用数据通路和微程序控制器方案相似。（见附录）
硬联线控制器模型机所使用时序信号比微程序控制器要多某些，除了原有时序信号T1至T4外，还需要节拍信号，一拍等于一种T1至T4循环。实验仪提供节拍信号有4个：W1至W4。

N实验设备n
（1） TEC-4计算机构成原理实验系统一台
（2） 双踪示波器一台
（3） 直流万用表一只
（4） 逻辑测试笔一支
（5） 集成电路若干片，取决于设计方案
集成电路建议使用ISP芯片（一片ispLSI1032）。采用ISP器件，则需要一台PC机运营设计自动化软件（例如ispEXPERT）作设计、编程和下载使用。
数据格式和指令系统采用与模型计算机相似指令系统，即12条机器指令。同样考虑到复杂度和时间问题，普通应减少难度，采用该指令系统子集；去掉中断指令后3条机器指令，只保存9条指令。

N实验人员n
指引教师：白中英教师，张杰教师
实验员：沈镭 计算机学院01级10班12号 010990
贾慧颖 计算机学院01级10班22号 011000
李佳媛 计算机学院01级10班23号 011001
实 验 手 记
预备篇
在开始几天里，咱们并没有急着开始着手于上机等工作，而是把更多时间放到了对整个实验理解上，咱们从咱们已经做过微程序控制器实验入手，试着找出两个实验不同与相通点，并从图书馆里借来了某些有关书籍，对硬布线控制器有了更进一步理解。
在第三天，在教师协助下，咱们有幸得到了一本00级学长关于这个实验设计文档，这份文档给了咱们莫大协助，虽然通过前几天学习，咱们对硬布线控制器原理和构造有了比较深刻结识，但是咱们对诸多关于实验方面问题依然感到不是非常清晰。这份文档做为一种成功范例给了咱们诸多启示，也让咱们对这个实验有了更多感性结识，而其中学长经验也让咱们后来实验设计和调试避免了不少错误。

设计篇
从6月27日至7月2日，咱们把大量时间花在了实验流程设计和编码工作上。
仔细阅读了学长们设计流程图后，咱们以为，学长们所设计采用8拍流程图有某些挥霍，能不能做出一种只用4拍流程图来实现硬布线控制器功能呢？咱们把这个想法反映给了教师，教师非常支持咱们想法，她勉励咱们进行大胆尝试。
咱们开始着手于将8拍压缩微4拍工作，KRR,KRD,KWE,KRR四个指令由于原本就只有4拍，因此咱们不久就将她们成功变成了4拍，剩余KLD和PR两个指令，都是本来有5拍指令，是咱们改造工作难点。
这两条指令状况又不相似，其中PR是在其机器指令某些，ADD,SUB,MUL,AND,LDA五
条指令中，最后必要有一拍来执行WRD.而WRD是写寄存器，咱们不能把它和上一拍进行合并，因此咱们将它放到了PR第一拍，并加入了一种控制判断位，来判断与否应当执行这条指令（如图）。
对于KLD，咱们想了好久，咱们参照了微程序控制器图，发现其中使用了循环，而咱们是不能使用循环；咱们又想到了并拍，咱们已TJ信号为标志来考虑并拍，发现没有可以并起来拍节，在这里咱们遇到了本次实验第一种问题，咱们向教师谋求了协助，在教师提示下，咱们发当前咱们考虑并拍也许性时候犯了一种错误，咱们以为两拍之间如果有TJ信号就不能并拍，但是TJ信号其实是用来在SW-BUS#之前让咱们向总线输入，因此只要保证两个SW-BUS#之间有一种TJ信号就可以了，咱们发现CER\LDIR这拍和下面SW-BUS#\LDER并不冲突，因此咱们将这两拍合并，并将TJ信号放到了前面一拍中，从而对KLD实现了4拍。（如图）
在完毕了流程图后（见附录），咱们依照流程图写出了译码表（见附录），并依照译码表写出了ABEL语言源程序（见附录）。从而完毕了设计阶段工作，应当说，虽然咱们在设计阶段耗费了大量时间，但是这给咱们背面上机实验带来了很大以便。

实现篇
正如前文所说，由于咱们在设计上做了大量工作，给咱们调试工作带来了诸多以便，咱们从7月3日上午开始进入实验室调试，至7月4日中午，调试完毕，验收通过。
但是，在调试工作中，咱们还是遇到了不少问题，在这里，咱们不对调试过程做过多简介，重要谈一谈咱们在调试过程中遇到问题。
咱们将程序输入后，一方面对控制台某些程序进行了验证，在对每一种接口进行了检测，确认对的后，咱们通过了控制台验证。
可是进入了机器指令执行后，咱们发现了一种非常奇怪问题，就是咱们程序在持续执行时候，总是不断从地址00H开始执行，咱们对流程图进行了分析后，发现一种设计上漏洞，由于咱们是使用4拍实现，因此咱们在进入PR后，每次执行完一种机器指令，都将回到PR第一拍，此时总线将再度打开，接受程序开始地址输入，这时一开始输入地址将再次作为程序地址进入总线，对于这个问题，咱们再次在该拍之前加入了一种控制位，该控制位在程序第一次进入时为1，此时执行该拍，而如果程序是从机器指令返回话，将该控制位置为0，此时程序将跳过该拍。（如图）对于这个语言实现，由于程序开始前
是处在第4拍，因此不能简朴用译码表来写出表达式，而必要使该控制位在第4拍状况也发生变化，因此咱们采用了在第3拍强制置1，然后以SR_SW自身做为变量控制第4拍翻转办法，程序如下：
SR_SW := !SWC&!SWB&!SWA&(W3#W4&!SR_SW);

在解决了这个问题之后，咱们再次运营程序，发现依然没有得到正常答案，咱们对程序再次进行了检查，发现了某些编码上错误，并进行了改正。但是咱们依然没有得到对的成果。
咱们采用了逐条语句调试办法，即只输入一种指令并执行，在第一条指令咱们就没有得到对的成果，于是咱们对每一种接口进行了测试，发现了问题之所在。
由于每一次程序开始前，用来表达机器指令IR7,IR6,IR5,IR4自动被置为0000，而这和机器中ADD指令正好相似，咱们所写判断程序就以为这是ADD指令，而在程序一开始就执行了WRD，导致了寄存器混乱。对于这个问题，咱们发现不能象解决控制SW_BUS#那样来解决，也许是灵光一显吧，咱们发当前CLR按钮上也有一种接口，咱们试着从CLR接口上接出一条线，使控制位变量与之有关，即接受到CLR信号时，将该控制位直接置0，以跳过WRD。程序如下：
SR_W :=!(!SWC&!SWB&!SWA&!IR7&IR6&!IR5&!IR4&W4
#!SWC&!SWB&!SWA&IR7&!IR6&!IR5&!IR4&W4
#!SWC&!SWB&!SWA&IR7&!IR6&!IR5&IR4&W4
#!SWC&!SWB&!SWA&!IR7&IR6&IR5&!IR4&W4)&!CLR;

通过验证，咱们想法时对的，再次写入后，咱们成功得到了对的成果。并且单步执行也顺利通过。
实验成果
N演示程序n
为了使程序更加容易验证，咱们沿用了在做微程序实验时用程序如下。
地址
指令
机器代码
00H
LDA R0，[R2]
58H
01H
LDA R1，[R3]
5DH
02H
ADD R0，R1
04H
03H
JC +5
95H
04H
AND R2，R3
3EH
05H
SUB R3，R2
1BH
06H
STA R3，[R2]
4BH
07H
MUL R0，R1
24H
08H
STP
60H
09H
JMP [R1]
84H
指令执行过程中，每条指令执行完毕之后寄存器和存储器内容列在下表中：
地址
指令
功能
寄存器内容
内存单元
R0
R1
R2
R3
00H
LDA R0，[R2]
[R2]→R0
24H
×
60H
61H
60H-24H
61H-83H
01H
LDA R1，[R3]
[R3]→R0
24H
83H
60H
61H
60H-24H
61H-83H
02H
ADD R0，R1
R0+R1→R0
A7H
83H
60H
61H
60H-24H
61H-83H
03H
JC +5
C=1
PC+5→PC
A7H
83H
60H
61H
60H-24H
61H-83H
04H
AND R2，R3
R2&R3→R2
A7H
83H
60H
61H
60H-24H
61H-83H
05H
SUB R3，R2
R3-R2→R3
A7H
83H
60H
01H
60H-24H
61H-83H
06H
STA R3，[R2]
R3→[R2]
A7H
83H
60H
01H
60H-01H
61H-83H
07H
MUL R0，R1
R0*R1→R0
15H
83H
60H
01H
60H-01H
61H-83H
08H
STP
暂停运营
15H
83H
60H
01H
60H-01H
61H-83H
09H
JMP [R1]
[R1]→PC
15H
83H
60H
01H
60H-01H
61H-83H

运算成果：寄存器 R0－15 R1－83 R2－60 R3－01
内存单元 60H中存01H 61H中存83H
N验收程序n
地址
指令
机器代码
00H
LDA R0，[R2]
58H
01H
LDA R1，[R3]
5DH
02H
ADD R0，R1
04H
03H
JC +5
95H
04H
AND R1，R0
31H
05H
SUB R0，R3
1CH
06H
MUL R0，R1
24H
07H
STA R0，[R1]
44H
08H
STP
60H
09H
JMP [R1]
84H
指令执行过程中，每条指令执行完毕之后寄存器和存储器内容列在下表中：
地址
指令
功能
寄存器内容
内存单元
R0
R1
R2
R3
00H
LDA R0，[R2]
[R2]→R0
24H
83H
60H
61H
60H-24H
61H-83H
01H
LDA R1，[R3]
[R3]→R0
24H
83H
60H
61H
60H-24H
61H-83H
02H
ADD R0，R1
R0+R1→R0
A7H
83H
60H
61H
60H-24H
61H-83H
03H
JC +5
C=1
PC+5→PC
A7H
83H
60H
61H
60H-24H
61H-83H
04H
AND R1，R0
R1&R0→R1
A7H
83H
60H
61H
60H-24H
61H-83H
05H
SUB R0，R3
R0-R3→R3
46H
83H
60H
61H
60H-24H
61H-83H
06H
MUL R0，R1
R0*R1→R0
12H
83H
60H
61H
60H-24H
61H-83H
07H
STA R0，[R1]
R0→[R1]
12H
83H
60H
61H
60H-24H
61H-83H
83H-12H
08H
STP
暂停运营
12H
83H
60H
61H
60H-24H
61H-83H
83H-12H
09H
JMP [R1]
[R1]→PC
12H
83H
60H
61H
60H-24H
61H-83H
83H-12H

运算成果：寄存器 R0－12H R1－83H R2－60H R3－61H
内存单元 60H中存24H 61H中存83H 83H中存12H
实验心得
N沈镭
通过12天努力,终于完毕了这次小学期设计.虽然只有短短12天,但是缺感觉学到了诸多东西.

这是咱们第一次自己独立设计并实现完毕大型硬件实验.通过这次实验,咱们对如何做硬件实验有了更进一步感性结识,特别是对用软件来设计硬件这一某些增长了实际操作经验.咱们体会到了用软件设计硬件长处,人们可以把软件和硬件特点结合起来,从而加快硬件升级速度并减少硬件设计成本,并使得硬件开发更加容易维护.

通过这个实验,咱们对计算机构成原理,特别是硬布线控制器知识有了更加深刻理解和结识,特别是对计算机内部执行过程,如计算机执行时如何传递数据,何时传递,通过什么传递,咱们都通过自己观测,加深了结识.

除了人们都在强调在知识方面咱们所学到东西外,我觉得这个大型实验教给咱们更多是大型设计思想和面对问题,找到问题最后解决问题能力.在这个实验中,我延用了自己开发程序经验,一方面并没有着急进入实验室直接开始实验,而是花了大量时间在设计流程图编写源码上,为上机调试做好了充分准备,事实证明,咱们在最短上机时间内成功调试成功.在调试时候,咱们采用了模块化模式,对控制台指令和机器指令分开调试,尽量把错误缩小到某个范畴内,在机器指令浮现问题时,咱们以每个指令为模块,分部排查,顺利找出了错误因素,为咱们解决问题创造了最佳条件.因此说,咱们从这个实验中学到了诸多设计和调试办法,积累了大型设计经验.咱们相信,这些办法和经验必将对咱们后来所遇到问题有不小协助.

这次实验再次让咱们体会到了团队合伙高兴,可以说如果没有人们齐心合力,咱们就不能完毕这个实验.正是由于人们团队精神,在讨论时能各抒己见,不断交流和学习,咱们才干依托集体力量,顺利完毕了这个实验.这个实验成果是属于咱们团队!

此外,咱们在实验中所体现出来耐性和韧劲也让我感动,由于咱们没有延用此前8拍控制器流程图,而是自己设计了一种4拍控制器,因此无论是在设计阶段还是调试阶段,咱们都遇到了诸多问题,例如4拍实现等等.在遇到问题时,咱们都体现出了良好心态,不急不躁,重复实验,找出因素.而这些诸多困难也没有让咱们放弃,咱们付出是更多努力,咱们成员在设计时持续彻夜工作;在调试时,人们都是一天在实验室里一遍又一遍实验.最后,咱们终于拿出了自己设计4拍控制器.可以说,这次实验是对咱们所有人一次考验,而咱们也交出了一份让自己满意答卷.

最后,咱们向予以咱们极大协助教师表达衷心感谢,谢谢你们予以咱们无私协助和最大支持,但愿在后来学习中,教师还能多多鞭策指引,谢谢!

N贾慧颖n
经历了紧张期末考试之后，咱们进入了小学期课程，一方面进行是《计算机构成原理》科目课程设计，本学期咱们对《计算机构成原理》内容进行了进一步全面学习，但是课程设计对咱们来说是一种遥远陌生并且感到十分深奥名词。而硬布线是书中没有详细解说一某些知识。可想而知实验过程中咱们不但面对许多知识上困难，并且也面临不少心理上考验。

在得知小学期课程设计之后，咱们就一起对《计算机构成原理》进行了进一步学习，基于期末考试复习基本上，对实验和硬件某些加强了学习，特别是数据通路和指令系统方面内容。在得到详细题目之后，人们一起进行讨论，按照实验环节按部就班进行：一方面分析题目，应用所学只是设计画出流程图；然后依照流程图写出译码表，进行状态编码并予以化简；再次进行编程，下载；然后是调试，检测程序对的性，而后就是接受验收了；最后咱们全组群策群力完毕了实验报告。

然而对于咱们实验过程并不是一帆风顺，重要在于这个实验核心，也就是流程图设计。一方面人们提出是八拍方案，而后又对这个方案进行改进，依照书上微程序流程图（五拍）参照教师建议进行合并和改进，最后形成了4拍设计。但是这个创新也给咱们带来比别人更大困难，许多意想不到困难，例如如何应用鉴别信号使其正常执行，为理解决这些问题，咱们向教师请教，并且和同窗讨论，还应用了某些此前实验中没有用过控制信号和办法，并且最后解决了实验中浮现种种问题，也从其中获得不少从课本学习和寻常实验中得不到东西。

通过这次实验咱们巩固了《计算机构成原理》课程中重要某些知识，对于计算机系统中指令执行过程和指令周期概念有了更进一步理解，编程过程还巩固了咱们在《数字逻辑与数字系统》课程中学习ABLE语言某些知识。同步课程设计也提高了咱们动手能力，亲自调试自己程序，为了检查错误存在因素用逻辑笔不厌其烦一种管脚一种管脚测试，每进行一次修改就要进行一次甚至更多次数据输入来验证明验成果。到实验结束人们对实验过程已经非常熟悉了。最重要是咱们在实验中遇到了平时课本学习中不会遇到问题，给咱们不少启示。咱们所遇到问题大概可以分为3类，其一就是所学知识不精导致，这样咱们一边补习一边解决问题，这样更加巩固和全面了咱们课堂知识，其二就是咱们发现了自身在设计和实验中弊病，其中不少错误都是由于考虑不周或粗心大意导致，咱们在解决问题过程中发现实验时仔细非常重要，这些错误导致咱们很大困惑，意识到这一点有助于咱们培养认真态度，和全面系统思考方式，再有某些则是课本之中很难找到答案问题，就需要咱们开阔思路，取于课本基本上还要有所创新，高于课本，寻找办法予以解决。

通过人们努力，咱们终于成功完毕了这次课程设计，一组人员合伙完毕实验后成就感不言自明，同步咱们协作精神也在3个星期实验中建立起来，随着实验不断进一步同窗们配合越来越默契，共同探讨，互补合伙，使得人们在知识和能力上均有了很大提高。综上所述，通过3个星期实验咱们收获颇丰，同步咱们还要感谢实验教师对咱们悉心指引，帮咱们分析解决了许多棘手问题，也为咱们拓展思路提供了较好指引。衷心但愿后来有更多这样锻炼能力机会。

N李佳媛
通过两个多礼拜将近三个礼拜小学期实验，我学到了不少东西。无论是自身动手实践能力还是团队合伙精神，都得到了较好锻炼和培养。通过这次课程设计，本学期所学《计算机构成原理》课程内容得到了详细应用，也更加深了对这门课理解，特别是计算机工作原理，计算机数据通路和指令系统等方面。因此真非常感谢指引咱们实验教师们，谢谢你们。

这次课程设计，咱们对硬件设计环节有了深刻地理解。当咱们拿到任务之后，运用咱们掌握知识对这个任务进行分析，然后划分几种阶段并明确每个阶段任务如下：一方面理解题目，画出流程图；另一方面进行状态编码并予以化简；再次进行编程，下载；然后是调试，查错，验收；最后完毕实验报告。

由于是多人构成一种小组，因此在实验过程中浮现不同想法冲突是在所难免，人们通过讨论，论证各自想法可行性，选取最佳实现办法，这样不但解决了问题，并且拓宽了人们思路，达到了人们共同提高，且培养了互相协作精神。但是从另一方面来说，人多则可以互相对照和比较，发现自己局限性之处，加以修正并获得进步。

本次实验和咱们学期内为程序控制器实验有着千丝万缕联系，由于我当时作微程序时候就做得不错，因此心想这次实验还不是手到擒来；却没想到想和做完全是两个不同概念。遇到了许多意想不到困难！在实验中，遇到任何问题咱们都要找出其浮现因素并进行修改或改进。不但有流程可行性问题，尚有器件等详细问题，都要综合考虑。例如，数据通路工作时必要单路有效，否则会导致错误成果；机器指令是怎么执行，执行过程中传递途径和形式，指令执行过程先后顺序；指令周期内不会把指令当成数据，执行周期内也不会把数据当成指令。这些都提高了咱们发现问题解决问题能力和实践动手能力，知识综合应用以及理论与实践相结合能力。在实验过程中，实验指引教师热心协助也使咱们获得成功途径变得更为清晰和简洁。因此我真心，屡次感谢她们!
这次实验之后，咱们基本上都完毕了教学目，融会贯通计算机构成原理课程和计算机系统构造课程内容，通过知识综合运用，加深了对计算机系统各模块工作原理及互相联系结识，特别是对硬联线控制器结识；学会了运用ISP（在系统编程）技术进行设计和调试基本环节和办法，熟悉了集成开发软件中设计，模仿调试工具使用，体会到ISP技术相对于老式开发技术长处；培养科学研究独立工作能力，获得工程设计与组装调试实践经验；理解了当前硬件设计主流方向，即硬件设计软件化，这样可以加快硬件设计和升级速度并减少硬件设计难度，成本和维护难度。咱们用了ABEL（或VHDL）语言设计完毕了所规定实现功能，对ABEL语言有了实践机会，更加娴熟使用ABEL语言，明白了硬件设计环节。

n附录1n

硬布线控制器程序流程图

n附录2n

KRD
KWE
KLD
KRR
PR
指令IR

ADD
SUB
MUL
AND
LDA
STA
JMP
JC
STP
LDIR

W3
W3
W2
W2
W2
W2
W2
W2
W2
W2
W2
LDPC

W1
W1
W1
W1
W1
W1
W1/W4
W1/W4
W1
LDAR1
W1
W1
W1
W1

W3

LDAR2

W1
W2
W2
W2
W2
W2
W2
W2
W2
W2
W2
LDER

W3

W4
W4
W4
W4
W4

LDDR1

W3
W3
W3
W3

W3

LDDR2

W3
W3
W3
W3

W3

LDR4

W1
W1
W1
W1
W1
W1
W1/W4
W1/W4
W1
LRW
W4

W4

CEL#
W4
W4
W2
W2

W4
W4

M3

W1
W1

M4

W1
W1
W1
W1
W1
W1
W1/W4
W1
W1
SW_BUS#
W1
W1/W4
W1/W2/W3
W1/W2
W1
W1
W1
W1
W1
W1
W1
W1
W1
RS_BUS

W4

W3
W3
W4

ALU_BUS

W4
W4
W4
W4

W4

WRD

W4

控制位控制
SKIP
W1
W1

W3
W3
W3
CER

W3
W3
W2
W2
W2
W2
W2
W2
W2
W2
W2
TJ
W1/W4
W1/W4
W1/W2/W4
W1/W4

W4
SR_W

W4
W4
W4
W4
W4

PC-INC

W2
W2
W2
W2
W2
W2
W2
W2
W2
PC-ADD

W4

依照流程图所写出译码表

n附录3n

数据通路总图

n附录4n
源程序:
MODULE cpu

TITLE 'A MODEL CPU'

DECLARATIONS
T1 PIN 6;
W1 PIN 7;
W2 PIN 8;
W3 PIN 9;
W4 PIN 10;
IR4 PIN 12;
IR5 PIN 13;
IR6 PIN 14;
IR7 PIN 15;
SWC PIN 26;
SWB PIN 27;
SWA PIN 28;
C PIN 29;

SR_W PIN 71 ISTYPE 'REG_D';
SR_SW PIN 72 ISTYPE 'REG_D';
LDIR PIN 30 ISTYPE 'COM';"CER
LDPC PIN 31 ISTYPE 'COM'；"LDR4
PC_ADD PIN 32 ISTYPE 'COM';
M4 PIN 33 ISTYPE 'COM';
LDAR1 PIN 35 ISTYPE 'COM';
LDAR2 PIN 36 ISTYPE 'COM';
M3 PIN 38 ISTYPE 'COM';
CEL PIN 39 ISTYPE 'COM';
LRW PIN 40 ISTYPE 'COM';
PC_INC PIN 41 ISTYPE 'COM'；
LDER PIN 45 ISTYPE 'COM';
SW_BUS PIN 46 ISTYPE 'COM';
RS_BUS PIN 47 ISTYPE 'COM';
WRD PIN 48 ISTYPE 'COM';
LDDR1 PIN 52 ISTYPE 'COM';
S2 PIN 53 ISTYPE 'COM';
S1 PIN 54 ISTYPE 'COM';
S0 PIN 55 ISTYPE 'COM';
ALU_BUS PIN 56 ISTYPE 'COM';
TJ PIN 69 ISTYPE 'COM';
SKIP PIN 70 ISTYPE 'COM';
LDDR2 PIN 73 ISTYPE 'COM';
CLR PIN 74 ISTYPE 'COM';

EQUATIONS

S2=!SWC&!SWB&!SWA&!IR7&!IR6&IR5&!IR4&W4;

S1=!SWC&!SWB&!SWA&!IR7&!IR6&!IR5&!IR4&W4
#!SWC&!SWB&!SWA&!IR7&!IR6&IR5&IR4&W4;

S0=!SWC&!SWB&!SWA&!IR7&!IR6&!IR5&IR4&W4
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&!IR4&W4;

M4=!SWC&!SWB&!SWA&SR_SW&W1
#!SWC&!SWB&!SWA&IR7&!IR6&!IR5&!IR4&W4;

LDIR=!SWC&SWB&SWA&W3
#SWC&!SWB&!SWA&W3
#!SWC&!SWB&!SWA&W2;

LDPC=!SWC&!SWB&!SWA&SR_SW&W1
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&IR4&W4
#!SWC&!SWB&!SWA&IR7&!IR6&!IR5&IR4&W4&C;

LDAR1=!SWC&!SWB&SWA&W1
#!SWC&SWB&!SWA&W1
#!SWC&SWB&SWA&W1
#SWC&!SWB&!SWA&W1
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&!IR4&W3
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&IR4&W3;

LDAR2=!SWC&SWB&SWA&W1
#SWC&!SWB&!SWA&W1
#!SWC&!SWB&!SWA&W2;

LDER=!SWC&SWB&SWA&W3
#!SWC&!SWB&!SWA&!IR7&!IR6&!IR5&!IR4&W4
#!SWC&!SWB&!SWA&!IR7&!IR6&!IR5&IR4&W4
#!SWC&!SWB&!SWA&!IR7&!IR6&IR5&!IR4&W4
#!SWC&!SWB&!SWA&!IR7&!IR6&IR5&IR4&W4
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&IR4&W4;

LDDR2=!SWC&!SWB&!SWA&!IR7&!IR6&!IR5&!IR4&W3
#!SWC&!SWB&!SWA&!IR7&!IR6&!IR5&IR4&W3
#!SWC&!SWB&!SWA&!IR7&!IR6&IR5&!IR4&W3
#!SWC&!SWB&!SWA&!IR7&!IR6&IR5&IR4&W3
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&!IR4&W3;
"LDDR2 SAME
LDDR1=!SWC&!SWB&!SWA&!IR7&!IR6&!IR5&!IR4&W3
#!SWC&!SWB&!SWA&!IR7&!IR6&!IR5&IR4&W3
#!SWC&!SWB&!SWA&!IR7&!IR6&IR5&!IR4&W3
#!SWC&!SWB&!SWA&!IR7&!IR6&IR5&IR4&W3;

LRW=!SWC&!SWB&SWA&W4
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&IR4&W4;

!CEL=!SWC&!SWB&SWA&W4
#!SWC&SWB&!SWA&W4
#!SWC&SWB&SWA&W2
#SWC&!SWB&!SWA&W2
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&IR4&W4
#!SWC&!SWB&!SWA&!IR7&IR6&!IR5&!IR4&W4;

M3=!SWC&SWB&SWA&W1
#SWC&!SWB&!SWA&W1;

!SW_B