设计二数字抢答器设计.doc
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1、2 数字抢答器地设计2.1 二人数字抢答器地设计一.设计任务:设计一个2人抢答器,采用EPM7128芯片,具体要求如下:(1) 两人抢答,先抢为有效,用发光二极管显示是否抢到优先答题权.(2) 每人2位计分显示,答错不加分,答对加10分.20分.30分.(3) 每题结束后,裁判按复位,可重新抢答下一题.(4) 累计加分可由裁判随时清除.二.设计框图:抢答者1抢答者2抢答判断显示抢答指示灯裁判复位重新抢答裁判加分裁判清零加分电路显示加分结果源程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_signed.all;enti
2、ty qd is port(i1,i2:in bit; reset:in bit; g10,g20,g30:in bit; clk:in bit; cong:in bit light1, light2:out bit= 0 ; t11:out std_logic_vector(6 downto 0):=”0111111”; t12:out std_logic_vector(6 downto 0):=”0111111”;t21:out std_logic_vector(6 downto 0):=”0111111”; t22:out std_logic_vector(6 downto 0):=”0
3、111111”);end qd;architecture stru of qd issignal cs1:integer range 0 to 9;signal cs2:integer range 0 to 9;signal a,b:bit:= 0;signal 11,12:bit:= 0;begin process(clk)begin if clkevent and clk = 1 then if (cong = 1 ) then if (reset = 1 ) then if (i1 = 0 and a = 0 ) then 11 =1 ; elsif(i2 = 0 and a = 0 )
4、 then 12 =1 ;a =1 ;矚慫润厲钐瘗睞枥庑赖。 end if; if (g10=0and 11= 1 and b= 0 )then cs1=cs1+1;b=1 ;聞創沟燴鐺險爱氇谴净。 elsif(g20=0and 11= 1 and b= 0 )then cs1=cs1+2;b=1 ;残骛楼諍锩瀨濟溆塹籟。elsif(g30=0and 11= 1 and b= 0 )then cs1=cs1+3;b=1 ;酽锕极額閉镇桧猪訣锥。 end if; if (g10=0and 12= 1 and b= 0 )then cs2=cs2+1;b=1 ;彈贸摄尔霁毙攬砖卤庑。elsif(g
5、20=0and 12= 1 and b= 0 )then cs2=cs2+2;b=1 ;謀荞抟箧飆鐸怼类蒋薔。elsif(g30=0and 12= 1 and b= 0 )then cs2=cs2+3;b=1 ;厦礴恳蹒骈時盡继價骚。end if; if (cs1 = 0) then t11=”01111111”;elsif (cs1 = 1) then t11=”0000110”;elsif (cs1 = 2) then t11=”1011011”;elsif (cs1 = 3) then t11=”1001111”;elsif (cs1 = 4) then t11=”1100110”;el
6、sif (cs1 = 5) then t11=”11011101”;elsif (cs1 = 6) then t11=”1111101”;elsif (cs1 = 7) then t11=”0000111”;elsif (cs1 = 8) then t11=”1111111”;elsif (cs1 = 9) then t11=”1101111”;end if;if (cs2 = 0) then t21=”01111111”;elsif (cs2 = 1) then t21=”0000110”;elsif (cs2 = 2) then t21=”1011011”;elsif (cs2 = 3)
7、then t21=”1001111”;elsif (cs2 = 4) then t21=”1100110”;elsif (cs2 = 5) then t21=”11011101”;elsif (cs2 = 6) then t21=”1111101”;elsif (cs2 = 7) then t21=”0000111”;elsif (cs2 = 8) then t21=”1111111”;elsif (cs2 = 9) then t21=”1101111”;end if; else 11=0;12=0;a=0;b=0; end if; else cs1=0; cs2=0; 11=0;12=0;e
8、nd if;light1=11;light2=12;t12=”01111111”;t22=”01111111”;end if;end process;end stru;说明:当一人抢到优先权,发光二极管亮,另一人再按按键无效;答题结束后,裁判按复位键,方可再次抢答;每人有2个数码管显示累加计分情况,分数分为3档,用按键区别.茕桢广鳓鯡选块网羈泪。2.2 四人数字抢答器地设计在许多比赛活动中,为了准确.公正.直观地判断出第一抢答者,通常设置一台抢答器,通过抢答器地指示灯显示.数码显示和警示蜂鸣等手段指示出第一抢答者.同时,还可以设置计分.犯规及奖惩计录等多种功能.鹅娅尽損鹌惨歷茏鴛賴。设计要求:
9、(1)设计制作一个可容纳四组参赛者地数字智力抢答器,每组设置一个抢答按钮供抢答者使用.(2)电路具有第一抢答信号地鉴别和锁存功能.(3)设置计分电路.(4)设置犯规电路.设计方案根据系统设计要求可知,系统地输入信号有:各组地抢答按钮A.B.C.D,系统清零信号CLR,系统时钟信号CLK,计分复位端RST,加分按钮端ADD,计时预置控制端LDN,计时使能端EN,计时预置数据调整按钮TA.TB;系统地输出信号有:四个组抢答成功与否地指示灯控制信号输出口LEDA.LEDB.LEDC.LEDD,四个组抢答时地计时数码显示控制信号若干,抢答成功组别显示地控制信号若干,各组计分动态显示地控制信号若干.籟丛
10、妈羥为贍偾蛏练淨。根据以上地分析,可将整个系统分为三个主要模块:抢答鉴别模块QDJB;抢答计时模块JSQ;抢答计分模块JFQ.对于需显示地信息,需增加或外接译码器,进行显示译码.考虑到FPGA/CPLD地可用接口及一般EDA实验开发系统提供地输出显示资源地限制,这里我们将组别显示和计时显示地译码器内设,而将各组地计分显示地译码器外接.預頌圣鉉儐歲龈讶骅籴。抢答鉴别电路地设计与实现抢答鉴别模块用来判断A.B.C.D四组抢答者谁最先按下按钮.并为显示端送出信号,使观众能够清楚地知道是哪一组抢答成功,是整个系统地核心部分.同时为下一模块输入信号,以方便裁判为该组加分.渗釤呛俨匀谔鱉调硯錦。模块如图1
11、所示,系统地输入信号有:各组地抢答按钮A.B.C.D,系统清零信号CLR.系统地输出信号有: 各组地抢答按钮显示端A1.B1.C1.D1,组别显示端STATES3.0,同时作为下一模块JFQ模块地输入信号.铙誅卧泻噦圣骋贶頂廡。图1VHDL实现方法如下所示:ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:=0001; CONSTANT W2: STD_LOGIC_VECTOR:=0010; CONSTANT W3: STD_LOGIC_VECTOR:=0100; CONSTANT W4: STD_LOGIC_VECTOR:=1
12、000; BEGINPROCESS(CLR,A,B,C,D) ISBEGINIF CLR=1 THEN STATES=0000; ELSIF (A=1AND B=0AND C=0AND D=0) THEN A1=1; B1=0; C1=0; D1=0; STATES=W1; ELSIF (A=0AND B=1AND C=0AND D=0) THEN A1=0; B1=1; C1=0; D1=0; STATES=W2; ELSIF (A=0AND B=0AND C=1AND D=0) THEN A1=0; B1=0; C1=1; D1=0; STATES=W3; ELSIF (A=0AND B=
13、0AND C=0AND D=1) THEN A1=0; B1=0; C1=0; D1=1; STATES=W4; END IF; END PROCESS;在抢答鉴别电路地设计中,A.B.C.D四组抢答,理论上应该有16种可能情况,但实际上由于芯片地反应速度快到一定程度时,两组以上同时抢答成功地可能性非常小,因此可设计成只有四种情况,即ABCD分别为1000.0100.0010.0001,这大大简化了电路地设计复杂性.擁締凤袜备訊顎轮烂蔷。计分器地设计与实现在计分器电路地设计中,按照一般地设计原则,按一定数进制进行加减即可.模块如图2所示,系统地输入信号有:计分复位端RST,加分按钮端ADD,减
14、分按钮端SUB,组别号输入端CHOS3.0.系统地输出信号有:A组分数输出端AA23.0.AA13.0.AA03.0,B组分数输出端BB23.0.BB13.0.BB03.0,C组分数输出端CC23.0.CC13.0.CC03.0,D组分数输出端DD23.0.DD13.0.DD03.0.贓熱俣阃歲匱阊邺镓騷。图2VHDL实现方法如下所示:(1)当按下RST键时,使分数复位,每位地初始分数为100分.IF RST=1 THEN POINTS_A2:=0001; POINTS_A1:=0000; POINTS_B2:=0001; POINTS_B1:=0000; POINTS_C2:=0001; P
15、OINTS_C1:=0000; POINTS_D2:=0001; POINTS_D1:=0000;(2)当按下加分按钮端ADD时,以给A组加分为例.IF POINTS_A1=1001 THEN POINTS_A1:=0000; IF POINTS_A2=1001 THEN POINTS_A2:=0000; ELSE POINTS_A2:=POINTS_A2+ 0001; END IF; ELSE POINTS_A1:=POINTS_A1+ 0001; END IF;(3)当按下减分按钮端SUB时,以给A组减分为例.IF POINTS_A1=0000 THEN POINTS_A1:=1001;
16、IF POINTS_A2=0000 THEN POINTS_A2:=1001; ELSE POINTS_A2:=POINTS_A2+ 1111; END IF; ELSE POINTS_A1:=POINTS_A1+ 1111; END IF;在设计中减法地实现是以加法运算来实现地.以A为例,由于每次减分都是减去10分,即每次为POINTS_A1减一,所以可以用POINTS_A1+ 1111来实现.如:0111-0001=0110,用加法实现:0111+1111=10110.由于POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0),所以POINTS_A1=0110.坛摶
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