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VerilogHDL语言四位数字频率计专业课程设计.docx
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1、设计目标和要求 1、设计一个4位十进制数字频率计。 2、测量范围1~9999Hz,采取4位数码管显示,有溢出指示。 3、量程有1KHz,1MHz两档,用LED灯指示。 4、读数大于9999时,频率计处于超量程状态,发出溢出指示,下次量程,量程自动增大一档。 5、读数小时,频率计处于前量程状态,下次测量,量程自动减小一档。 6、采取记忆显示方法,在计数和显示电路中间加以锁存电路,每次计数结束,将计数结果送锁存器锁存,并保持到下一个计数结束。 2、设计原理 1、基础原理 频率测量基础原理是计算每秒钟内待测信号脉冲个数。这就要求sysclk能产生一个1s脉宽周期信号,并对频率计每一个计数器cntp使能端进行同时控制。当clK_cnt高电平时许可计数,并保持其所计数。在停止计数期间,首先需要一个锁存信号将计数器在前1s计数值锁存进锁存器reg中,并由外部7段译码器译出并稳定显示。原理图图1-1 脉冲形成模块 计数模块 译码模块 控制模块 分频模块 量程切换模块 被测信号 锁存 清零 使能 基准信号 图1-1 2、模块原理 依据数字频率计基础原理,本文设计方案基础思想是分为五个模块来实现其功效,即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等多个单元,而且分别用VHDL对其进行编程,实现了闸门控制信号、计数电路、锁存电路、显示电路等。 3、设计内容 1、分频模块 因为晶体振荡器提供为50MHz时钟,而在整个频率计里将用到周期为2s,半个周期为1s闸门信号,所以我们在此模块先分频产生0.5Hz分频信号。 always@(posedge sysclk) begin if(cnt==26’b10_1111_1010_1111_0000_1000_0000) begin clk_cnt<=~clk_cnt;cnt<=0;end else begin cnt<=cnt+1;end end 二进制26’b10_1111_1010_1111_0000_1000_0000,即为十进制50x10^7,由程序中clk_cnt<=~clk_cnt;cnt<=0;得悉会产生我们想要周期为2sclk_int信号。仿真结果图1-2. 图1-2 2、 4位十进制计数器模块 4位十进制计数器模块包含4位十进制计数器,用来对施加到时钟脉冲输入端待测信号产生脉冲进行计数,十进制计数器含有清零控制和进位扩展输出功效。 always@(posedge clkint) begin if(clk_cnt) begin if(cntp1==’b1001) begin cntp1<=’b0000; cntp2<=cntp2+1; if(cntp2==’b1001) begin cntp2<=’b0000; cntp3<=cntp3+1; if(cntp3==’b1001) begin cntp3<=’b0000; cntp4<=cntp4+1; if(cntp4==’b1001) begin cntp4<=’b0000; led=1; 本程序采取是以累加方法结合巧妙地if语句进行四重循环,实现四位十进制不一样高低等级,实现计数。一位十进制原理图仿真图1-3。 图1-3 四位十进制原理图仿真图1-4。 图1-4 3、锁存模块 假如计数器输出直接和译码器相连接,那么在计数过程中输出端则随输入脉冲数增加而不停跳变,那么显示数码管则也会不停闪烁跳变,让人不能看到稳定输出,设锁存器后,则不再跳变,便可清楚读出计数结果。其生成功效模块图所表示: if(cntp1!=’b0000|cntp2!=’b0000|cntp3!=’b0000|cntp4!=’b0000) begin cntq1<=cntp1;cntq2<=cntp2;cntq3<=cntp3;cntq4<=cntp4; cntp1<='b0000;cntp2<=’b0000;cntp3<=’b0000;cntp4<=’b0000; 4、动态扫描模块 本设计采取扫描方法来实现LED数码管动态显示,控制好数码管之间延迟时间相当关键。依据人眼视觉暂留原理,LED数码管每秒导通16次以上,人眼就无法LED数码管短暂不亮,认为是一直点亮(其实LED数码管是以一定频率在闪动)。不过,延时(导通频率)也不是越小越好,因为LED数码管达成一定亮度需要一定时间。假如延时控制不好则会出现闪动,或亮度不够,依据经验,延时0.005S能够达成满意效果。另外,显示字符有改变时,可在延时抵达后送一个地电平(共阴极数码管)LED数码管先短暂熄灭,再显示一个字符,可使在视觉上字符改变更清楚。 begin case(cnt[14:13]) 'b00:begin scan<=’b00000001;dat<=cntq1; end 'b01:begin scan<=’b00000010;dat<=cntq2; end 'b10:begin scan<=’b00000100;dat<=cntq3; end 'b11:begin scan<=’b00001000;dat<=cntq4; end default:begin scan<=’bx;dat<=’bx; end 5、译码模块 译码模块是对计数出数进行译码显示出来。 endcase case(dat[3:0]) 4’b0000:begin seg7[6:0]=7’b1111110:end 4’b0001:seg7[6:0]=7’b0110000; 4’b0010:seg7[6:0]=7’b1101101; 4’b0011:seg7[6:0]=7’b1111001; 4’b0100:seg7[6:0]=7’b0110011; 4’b0101:seg7[6:0]=7’b1011011; 4’b0110:seg7[6:0]=7’b1011111; 4’b0111:seg7[6:0]=7’b1110000; 4’b1000:seg7[6:0]=7’b1111111; 4’b1001:seg7[6:0]=7’b1111011; default:seg7[6:0]=’bX; 其中分别对应着十进制0—9这是个数字。 6、编译仿真 最终程序编译仿真结果图1-5。 图1-5 附录1: module cymometer(seg7,scan,sysclk,clkin); output[6:0]seg7; output[7:0]scan; output led; reg led; input sysclk; //20MHz时钟信号 input clkin; reg[6:0]seg7; reg[7:0]scan; reg[25:0]cnt; reg clk_cnt; reg[2:0]cntp1,cntp2,cntp3,cntp4; reg[2:0]cntq1,cntq2,cntq3,cntq4; reg[3:0]dat; always@(posedge sysclk) begin if(cnt==26’b1_0111_1101_0111_1000_0100_0000) begin clk_cnt<=~clk_cnt;cnt<=0;end else begin cnt<=cnt+1;end end always@(posedge clkint) begin if(clk_cnt) begin if(cntp1==’b1001) begin cntp1<=’b0000; cntp2<=cntp2+1; if(cntp2==’b1001) begin cntp2<=’b0000; cntp3<=cntp3+1; if(cntp3==’b1001) begin cntp3<=’b0000; cntp4<=cntp4+1; if(cntp4==’b1001) begin cntp4<=’b0000; led=1;end end end end else begin cntp1<=cntp+1;end end else begin if(cntp1!=’b0000|cntp2!=’b0000|cntp3!=’b0000|cntp4!=’b0000 |) begin cntq1<=cntp1;cntq2<=cntp2;cntq3<=cntp3;cntq4<=cntp4; cntp1<='b0000;cntp2<=’b0000;cntp3<=’b0000;cntp4<=’b0000; end end end always begin case(cnt[14:13]) 'b00:begin scan<=’b00000001;dat<=cntq1; end 'b01:begin scan<=’b00000010;dat<=cntq2; end 'b10:begin scan<=’b00000100;dat<=cntq3; end 'b11:begin scan<=’b00001000;dat<=cntq4; end default:begin scan<=’bx;dat<=’bx; end endcase case(dat[3:0]) 4’b0000:begin seg7[6:0]=7’b1111110:end 4’b0001:seg7[6:0]=7’b0110000; 4’b0010:seg7[6:0]=7’b1101101; 4’b0011:seg7[6:0]=7’b1111001; 4’b0100:seg7[6:0]=7’b0110011; 4’b0101:seg7[6:0]=7’b1011011; 4’b0110:seg7[6:0]=7’b1011111; 4’b0111:seg7[6:0]=7’b1110000; 4’b1000:seg7[6:0]=7’b1111111; 4’b1001:seg7[6:0]=7’b1111011; default:seg7[6:0]=’bX; endcase end endmodule- 配套讲稿:
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- VerilogHDL 语言 数字频率计 专业课程 设计
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