江苏大学数字逻辑专业课程设计数字时钟.doc
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1、JIANGSU NIVERSITY课程设计汇报学院:计算机科学和通信工程班级:网络工程姓名:学号:指导老师:汇报日期:1月15日目 录.设计目标1.设计内容1.设计原理1.具体实现2(1)顶层图2(2)代码21.24进制:22. 60进制:33.动态显示:44. 分频器:55. 二路选择器:66.整点报时:77.闹钟设置:88.alarmcmp:99.消抖:9.心得体会10.设计目标 设计一个拥有:正常时分秒计数功效,实现校时校分清零功效,利用扬声器实现整点报时和闹钟功效多功效数字钟。.设计内容 整个系统分成七个模块进行:计时模块、校时模块、整点报时模块、分频模块、动态扫描模块,动态显示模块、
2、闹钟模块。l、能进行正常时、分、秒计时功效,分别由6个数码显示二十四小时、60分钟计数器显示。2、能利用试验系统上按钮实现“校时”、“校分”功效;3、能利用扬声器做整点报时:4、定时闹钟功效5、用层次化设计方法设计该电路,用硬件描述语言编写各个功效模块。6、报时功效。报时功效用功效仿真仿真验证,可经过观察相关波形确定电路设计是否正确。.设计原理1 计时模块:使用一个二十四进制和两个六十进制计数器级联,组成数字钟基础框架。二十四进制用于计时,六十进制用于计分和计秒。给秒计数器一个1hz时钟脉冲,分计数器以秒计数器进位作为计数脉冲,时计数器以分计数器进位作为计数脉冲。2 校时模块:分别按下校时键和
3、校分键,计数器增至所需时分数,按下清零键,秒计数器归零。此处注意事项:按键“抖动”消除。利用触发器,如D触发器,利用D触发器边缘触发特征,在除去时钟边缘来之前一瞬间之外绝大部分时间全部不能接收输入,从而实现“消抖”。校分时,分计数器计数不应对小时位产生影响,所以需要屏蔽此时分计数器进位信号。需要设计二路选择器对于正常计数和校时进行选择。3 整点报时模块:计时到59分50秒,每两秒一次低音报时,整点进行高音报时,将报时信号接到试验板上扬声器输出。、4 分频模块:经过不一样进制计数将1khz时钟脉冲分频出不一样频率时钟脉冲,以实现系统对多频率时钟信号需求。5动态显示模块:利用6个数码管,将时分秒根
4、据高低位输出到数码管上。其中扫描频率超出人眼视觉暂留频率就能够实现六个管同时显示视觉效果。6 闹钟模块:需要新计数器进行定时闹钟信号存放,和正常计时状态实现切换,设计一个比较模块使闹钟和计时相等时,开始鸣叫,同时需要一个按键能够控制闹钟开关。.具体实现(1)顶层图图一:顶层图(2)代码1.24进制:时计数器:模块图图。24进制无进位计数器,当计数信号计到23后再检测到计数信号时会自动归零。带清零,clk输入为分秒进位相和结果。qh为十位,ql为个位。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;
5、entity cnt24 isport(clk:in std_logic; qh,ql:out std_logic_vector(3 downto 0); tc:out std_logic);end cnt24;architecture one of cnt24 is begin process(clk) variable iql,iqh:std_logic_vector(3 downto 0):=0000; begin if clkevent and clk=1 then iql:=iql+1; if iql=1010 then iqh:=iqh+1; iql:=0000; end if;
6、if (iqh=0010)and(iql=0100) then iqh:=0000; iql:=0000; end if; end if; ql=iql; qh=iqh; end process; end one; 2. 60进制: 秒计数器模块设计:六十进制带进位计数器,可清零,clk输入信号为1Hz脉冲,当ql计满9后qh增加1,当ql满9且qh记满5,ql、qh同时归零,co输出为高电平。qh为十位ql为个位。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is p
7、ort(clk,clr:in std_logic; ql,qh:buffer std_logic_vector(3 downto 0); tc:out std_logic );end cnt60;architecture behavor of cnt60 isbegin tc=0 when(clk=1 and ql=0000 and qh=0110) else 1; process(clk,clr,ql,qh)variable iql,iqh:std_logic_vector(3 downto 0); begin if(clr=0or (iql=0000 and iqh=0110)then i
8、ql:=0000; iqh:=0000; else if(clkevent and clk=1)then iql:=iql+1; if(iql=1010)then iql:=0000; iqh:=qh+1; end if; end if;end if;ql=iql;qh=iqh;end process;END behavor;分计数器同上。注:不一样之处为分clk输入信号为秒进位信号。3.动态显示:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY dtsm is port( clk:
9、in std_logic; h:in std_logic_vector(7 downto 0); m:in std_logic_vector(7 downto 0); s:in std_logic_vector(7 downto 0); seg7out:out std_logic_vector(6 downto 0); sel:buffer std_logic_vector(2 downto 0) );END dtsm;ARCHITECTURE beha of dtsm is signal key:std_logic_vector(3 downto 0); BEGIN PROCESS(clk)
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