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基于QuartusII的数字式竞赛抢答器设计方案报告.doc
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1、课程 EDA技术课程设计题目 数字式竞赛抢答器专业 电子信息工程 重要内容、基本规定、重要参照资料等重要内容:设计一种可容纳6组参赛数字式抢答器,当第一种人按下抢答按钮时,其她组按钮不起作用。当主持人按下“复位”按钮,所有组按键才可用。基本规定:1、设计一种可容纳6组参赛数字式抢答器,每组设一种按钮,供抢答使用。2、抢答器具备第一信号鉴别和锁存功能,使除第一抢答者外按钮不起作用。3、设立一种主持人“复位”按钮。4、主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,有批示灯显示抢答组别,扬声器发出2-3秒音响。5、设立一种计分电路,每组开始预置100分,由主持人记分,答对一次加10分,答错
2、一次减10分。重要参照资料:1 潘松著.EDA技术实用教程(第二版). 北京:科学出版社,.2 康华光主编.电子技术基本 模仿某些. 北京:高教出版社,.3 阎石主编.数字电子技术基本. 北京:高教出版社,.完毕期限 .3.11 指引教师 专业负责人 3月7日一、总体设计思想1.基本原理抢答器接通电源后,主持人将开关置于“清除”位置,抢答器处在禁止工作状态,编号显示屏灭灯。抢答开始时,主持人将控制开关拨到“开始”位置,扬声器给出声响提示,抢答器处在工作状态,这时,抢答器完毕如下工作:(1)优先编码器电路及时辨别出抢答者编号,并由锁存器进行锁存,然后由译码显示电路显示编号;(2)扬声器发出短暂声
3、响,提示主持人注意;(3)控制电路要对输入编码电路进行封锁,避免其她选手再次进行抢答;(4)当选手将问题回答完毕,主持人操作计分开关,计分电路采用十进制加/减计数器、数码管显示。本轮抢答完毕,主持人操作控制开关,使系统回答到禁止工作状态,以便进行下一轮抢答。2.设计框图显示电路译码电路锁存器优先编码电路抢答按钮主电路报警电路控制电路主持人控制开关显示电路译码电路计分电路预制 扩展功能电路 加分 减分 图1 抢答器总体框图由主体电路和扩展电路两某些构成,主体电路完毕基本抢答功能,即开始抢答后,当选手按动抢答键时,能显示选手编号,同步能封锁输入电路,禁止其她选手抢答。扩展电路完毕各选手得分显示功能
4、。二、设计环节和调试过程1、总体设计电路2、模块设计和相应模块程序(一)抢答鉴别模块 1、VHDL源程序library ieee;-抢答鉴别模块use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qdjb is port(rst,clk2:in std_logic; s0,s1,s2,s3:in std_logic; states:buffer std_logic_vector(3 downto 0);tmp:out std_logic);end qdjb;architecture one of qdjb iss
5、ignal st:std_logic_vector(3 downto 0);beginp1:process(s0,rst,s1,s2,s3,clk2) begin if rst=0 then tmp=0;st=0000; elsif clk2event and clk2=1 then if (s0=1 or st(0)=1)and not( st(1)=1 or st(2)=1 or st(3)=1 ) then st(0)=1; end if ; if (s1=1 or st(1)=1)and not( st(0)=1 or st(2)=1 or st(3)=1 ) then st(1)=1
6、; end if ; if (s2=1 or st(2)=1)and not( st(0)=1 or st(1)=1 or st(3)=1 ) then st(2)=1; end if ; if (s3=1 or st(3)=1)and not( st(0)=1 or st(1)=1 or st(2)=1 ) then st(3)=1; end if ;tmp=s0 or s1 or s2 or s3;end if ;end process p1;p2:process(states(0),states(1),states(2),states(3) begin if (st=0000) then
7、 states=0000; elsif (st=0001) then states=0001;elsif (st=0010) then states=0010; elsif (st=0100) then states=0011;elsif (st=1000) then states=0100; end if; end process p2;end one;抢答鉴别模块图抢答鉴别模块用来精确直观地判断A、B、C、D、E、F六组抢答者谁最先按下按钮,并为显示端送出信号,通过数显和蜂鸣等途径使观众可以清晰地懂得是哪一组抢答成功,是整个系统核心某些。同步组别显示端为下一模块输入信号,以以便主持人为该组
8、抢答成功者进行加减分操作。(二)计时模块 1、VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js is port(clk,rst,s,stop:in std_logic; warn:out std_logic; ta,tb:buffer std_logic_vector(3 downto 0);end js;architecture one of js issignal co:std_logic;beginp1:process(clk,rst,s,stop,ta) b
9、egin if rst=0 or stop=1 then ta=0000; elsif clkevent and clk=1 then co=0; if s=1 then if ta=0000 then ta=1001;co=1; else ta=ta-1; end if; end if; end if;end process p1;p2:process(co,rst,s,stop,tb) begin if rst=0 or stop=1 then tb=0010; elsif coevent and co=1 then if s=1 then if tb=0000 then tb=0011;
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