基于XilinxFPGA高速串行接口的设计和实现毕业设计方案.doc
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1、基于Xilinx FPGA高速串行接口 设计与实现摘 要由于时钟抖动,扭曲,队列同步和串扰噪声和各种非抱负因素,进一步完善面临巨大挑战并行传播率。因而,串行传播,已成为高速数据传播系统在深亚微米重要选取。在串行传播系统为了实现高速信号传播,并可节约电能和减少成本,数据更倾向于使用低摆幅模式,LVDS和CML是低电压,小摆动,差分信号串行传播方式,因此它被广泛地应用于PCI。快递网络物理层和高速度SERDES电路。但这个原则LVDS传播率只能达到3Gbps,以实现独立设计以满足5Gbps规定及以上高速PCI。表达应用,本文研究了伪原则LVDS 121(PLVDS)和CML启动界面设计研究。基于传
2、播信号理论,非抱负因素和传播线行为信号完整性分析;提出了考虑高速串行传播系统电路级和版图级设计;在PLVDS结束与CML收发器电路设计,并提出了改进方案。其中,无歪斜单端差挠度问题提高plvds收发电路,电路性能与加速管改进;电平转换电路信号迅速切换到低水平高水平,没有后续电路调节,因而,延时小;双共模反馈电流开关电路共模电平控制,另一种环控制输出摆幅,输出更稳定;微分预加重技术使驱动能力强、减少码间干扰。用于CML收发器若干核心技术,有源负反馈技术和有源电感技术不但可以有效地扩大信号带宽,并且可以提高电路,电路性能,减少了电路功耗,减少了芯片面积;均衡技术是有效减少传播线效应符号间干扰所引起
3、信号失真,提高信号质量。同步也采用三级构造樱桃。胡珀限幅放大器电路,均衡电路进一步放大到比较器输出低摆幅信号可以辨认电压幅值。在本文中,0.131cm CMOS技术实现两个PCI。表达物理层PLVD和CML高速串行数据传播接口基本上。仿真成果表白,两种接口电路传播速率高达5Gbps,完全符合PCI Express表达应用规定。主题词:PLVDS,CML,预加重,均衡,有源负反馈,电压比较器,失效保护Design and implementation of high-speed serial interface based on Xilinx FPGAAbstractDue to clock j
4、itter,skew,queue synchronization and crosstalk noise and various non-ideal factors,parallel transmission rate to further improve the face enormous challenges. So that the serial transmission has become a high-speed data transmission system in deep sub-micron main choice. In the serial transmission s
5、ystem in order to realize the high-speed signal transmission,and can save power and reduce the cost,the data tend to use low swing mode,LVDS and CML is the low voltage,small swing,differential signal serial transmission mode,so they are widely used in PCI.Express network physical layer and high spee
6、d SerDes circuit in. But this standard LVDS transmission rate can only reach 3Gbps,in order to achieve the independent design to meet the requirements of 5Gbps and above high speed PCI.Express application,this paper studies a pseudo standard LVDS 121 (PLVDS) and a CML interface to start the design r
7、esearch. Based on the theory of transmission signal,the signal integrity analysis of nonideal factors and transmission line behavior;then put forward considering the high-speed serial transmission system circuit level and layout level design;at the end of the PLVDS and the CML transceiver circuit de
8、sign and put forward the improvement scheme. Among them,no skew single-ended to differential deflection problem to improve the PLVDS transceiver circuit,the circuit performance is improved with the accelerating tube;level conversion circuit the signal quickly switched to a high level from low level,
9、without a subsequent circuit is adjusted,therefore,the time delay is small;with double common-mode feedback current switching circuit in a the loop control of common mode level,another loop control output swing,the output is more stable;differential pre-emphasis technology makes stronger driving cap
10、ability and reduce intersymbol interference. Several key technologies used in a CML transceiver,the active negative feedback technology and active inductor technology not only can effectively expand the bandwidth of signal,but also can improve the performance of circuit,circuit,reduce the power cons
11、umption of the circuit,reduce the area of chip;equalization technology is effective to reduce the transmission line effect and intersymbol interference caused by signal distortion,the signal quality is improved. At the same time also uses three levels of structure of Cherry.Hooper limiting amplifier
12、 circuit,the equalization circuit outputs low swing signal for further amplification to the comparator can identify the voltage amplitude. In this paper,0.131xm CMOS technology to achieve two for PCI.Express physical layer PLVDS and CML high-speed serial data transmission interface based on. Layout
13、simulation results show that,two kinds of interface circuit transmission rate up to 5Gbps,fully meet the requirements of PCI.Express application.Key Words:PLVDS,CML,Preemphasis,Equalization,Active Negative Feedback,Limiting Amplifier,FailSafe目 录摘 要IAbstractII引 言21绪论31.1课题研究背景31.2高速串行技术发呈现状32 Virtex-
14、5 FPGA性能和设计技术92.1 最新款FPGA产品Virtex-592.2 FPGA 设计办法112.3 Xilinx FPGA设计工具简介13由于第二种办法便于变化和掌握,所后来面章节中所进行 在线逻辑分析多采用第二种直接插入IP核 办法进行。3 基于FPGA TS201链路口设计与实现143 基于FPGA TS201链路口设计与实现153.1 TS20l链路口简介153.2 FPGA与TS20l 硬件连接及可行性分析183.3 基于FPGA 高速链路口仿真设计193.4高速链路口 实际硬件调试254 B3G TDD系统中RocketIO 接口 资源需求分析与设计285 B3G TDD系
15、统MAC层高速串口 实现与仿真测试325.1 B3G TDD系统MAC解决接口板 实现方略321.MAC高层合同解决模块332.数据转接模块345.2 RocketIO接口 仿真与测试345.2.1 RocketIO 接口 仿真345.2.2 单板测试和板间测试375.3 本章小结40结 论41参 考 文 献42附录A 附录内容名称43致 谢48引 言在数字系统互连设计,高速串行I/O技术代替老式并行I / O技术已成为发展趋势。与老式并行I / O技术相比,串行方案提供了更长距离,带宽,更低成本和更高可扩展性,克服了并行I/O设计缺陷。在实际设计中应用,运用现场可编程门阵列(FPGA)高速串
16、行接口实现是一种低成本办法1。XilinxFPGA芯片最新一代Virtex。Virtex系列产品5版,是第五代产品,先进65纳米三氧化过程中使用新技术,expressfabrie ASMBL架构。Virtex。高速逻辑5 LXT,数字信号解决,嵌入式解决和串行链路应用优化。与前代相比viaex FPGA,5在性能和密度有了很大进步:速度提高31%,容量增长64%,动态功耗减少34.9%,静态功耗保持相似低水平,减少45%占地面积。Virtex.5 LXT芯片是建造高达24RocketIO收发器,支持从101Mbps3.75gbps串行数据传播速率,支持流行高速串行I/O接口原则。本文从时钟,复
17、位,功率控制,发送和接受逻辑和其她核心方面,讨论了运用Virtex.5 LXT芯片RocketIO设计和高速串行传播接口实现。Xilinx ml505开发平台实现高速串行数据传播系统基于RocketIO技术,针对1.24Gbps高速串行传播特性。1绪论1.1高速串行技术背景研究当代社会信息爆炸式增长,网络发展,多媒体等新技术,在数据和数据发送速率规定,迅速增长顾客。当前,数据通信带宽需求已经超过了穆尔定律(穆尔定律:解决器带宽每十八个个月翻了一倍,但性能却每三年增长一倍)。普通,数据互换瓶颈存在于系统互连水平,甚至在不同系统之间以及与其她外部系统通信速度进行交流。该行业始终在努力生产更多和更迅
18、速单片机来解决这个问题,但这种办法似乎遇到瓶颈,由于顾客没有直接感受到CPU性能比和很大性能改进。这使得IO接口到系统性能进一步提高瓶颈,这是一种新系统互连技术CPU性能迫切需要将转换为系统性能。在单端互连初期影响设计,容易受到干扰,噪声,传播速度可以达到200 250mb/s;普通来说,增长并行总线宽度可以提高数据吞吐量,但是汽车数量将增长PCB布线困难,和时钟抖动和偏移频率带来设计挑战同步,进一步提高人脸限制并行传播率,它是提供经济和可靠信号同步办法非常困难;而高速串行通信技术,以其广泛带宽,抗干扰能力强、接口简朴等长处,正迅速取代老式并行技术,成为行业内主流。在这种背景下,本文针对更受欢
19、迎,有很大发展潜力高速串行接口电路两种高速链路口和Rocket I/O研究,并对其进行仿真设计,该公司最新实时执行程序。Virtex.5在FPGA平台。高速度链设计是ADI公司DSP TS20XS LVDS交叉技术)基于接口技术(链接口)进行仿真设计;而Rocket I/O是CML高速串行传播接口基本上,时钟恢复,全双工串行I / O收发,从而实现高效高速串行通信合同设计。1.2 HSST(High Speed Serial Technology)现状发展概况今天,还是并行总线用于大多数计算机,嵌入式解决设备和通信设备,最流行总线涉及PCI,VME及其扩展。当前广泛使用几种通信原则是基于并行总
20、线原则。可以分为两类:系统总线并行同步并行总线原则,涉及PCI-X和Compact PCI;源同步并行总线原则,涉及RapidIO,HyperTransport和其她类似原则。但随着芯片性能提高,对带宽需求和更大,多通道并行总线构造满足系统设计有限公司。并行接口约束:问题干扰,信号偏移,串扰和直流偏置代码,这些因素严重影响并行接口频率增长和增长传播距离。为理解决并行接口在数据传播时所面临限制问题,国内外都将在高速串行接口电路更集中研发2。1.2.1 LVDS有关简介LVDS(低电压差分信号)是一种低摆幅差分信号技术,通过一对差分电路板线传播数据信号振幅很小使用,在两个平行差分信号线通过电流和电
21、压幅值对比度,噪声和耦合到两条线,而这种噪声抵消。为了实现高速,长距离传播,和低振幅和低驱动电流输出达到低噪声、低功耗。LVDS是在两个原则定义:一种是IEEE P1596.3,重要为SCI(可扩展一致性接口),定义了LVDS电气特性,还定义了分组互换在SCI合同编码时间;另一种是ANSI/EIA/EIA-644,定义了LVDS重要电气特性,以及655mbps和1.823gbps无损介质理论极限速率最大速率。在两个原则指定和物理媒体独立性,这意味着只要介质在指定噪声容限和歪斜容忍范畴内发送信号到接受机,该接口可以正常工作3。LVDS具备许多长处:终端配备更以便;低功耗;有可靠性功能fail.s
22、afe;成本低;可以高速传播。广泛应用于计算机,通信设备,消费类电子产品等。图1.1简易LVDS图示Fig 1.1 Simple LVDS Icon图1.1显示了一种典型LVDS接口,它是一种单一模式,采用半双工、多点配备也可以是必要。每个连接点差分对涉及一种驱动器,连接单元和接受器。驱动器和接受器重要完毕TTL和LVDS信号之间转换。互连单元涉及一种电缆,PCB差由线对和一种匹配电阻。LVDS驱动器由一种驱动差分对电流源(3.60mA电流),LVDS接受器具备非常高输入阻抗,因而驱动器输出电流大某些都是通过120匹配,并产生约在接受机输入端352mV电压。司机转弯时,它变化流经电阻电流方向,
23、从而有效逻辑“1”和“0”状态。低摆幅驱动信号来实现高速运算和减少功率消耗,差分信号提供恰当噪声和功耗大大减小电压摆动。功率大大减少多接口驱动和接受一种单一集成电路集成容许。这提高了PCB板效率,减少成本4。无论LVDS传播介质使用是PCB线路电缆,必要采用办法防止媒体终端信号反射,在同一时间,减少电磁干扰。LVDS需要相匹配终端电阻介质使用(110 + 10),循环终结信号电阻,应尽量接近接受器输入地方。LVDS技术应用变得越来越普遍。在高速系统中,系统背板互连电缆传播应用中,驱动器,接受器,收发器,串行/解串器和其她技术应用也越来越广泛。接口芯片供应商也都在LVDS作为下一代基本设施模块互
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