基于分段线性模型针对TLP瞬态干扰信号的芯片协同防护设计方法研究.pdf
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1、2024 年第 2 期99中国高新科技ELECTRONIC INFORMATION|电子信息基于分段线性模型针对TLP瞬态干扰信号的 芯片协同防护设计方法研究王大伟1孙全2刘建军1杜春瑶2易玲11.北京智芯微电子科技有限公司,北京 102200;2.杭州万高科技股份有限公司,浙江 杭州 310053摘要:集成电路芯片在高密度、小型化发展过程中产生了电磁兼容问题,为强化集成电路芯片对瞬态干扰信号的应对防护效果,可结合传输线脉冲(TLP)测试构建分段线性模型。文章首先对芯片应对瞬态干扰信号展开防护设计的现实需求进行分析,以CD4001BE 芯片为例提出芯片 TLP 测试分段线性建模方式,总结瞬态电
2、压抑制 TVS 二极管建模方法,并进一步展开芯片分段线性模型协同防护设计分析,旨为借助分段线性模型的方式控制芯片防护的设计时间与成本。关键词:分段线性模型;传输线脉冲;瞬态干扰信号;芯片协同防护设计文献标识码:A中图分类号:TN40文章编号:2096-4137(2024)02-99-03DOI:10.13535/ki.10-1507/n.2024.02.29Research on chip collaborative protection design method for TLP transient interference signals based on segmented linear
3、 modelWANG Dawei1,SUN Quan2,LIU Jianjun1,DU Chunyao2,YI Ling11.Beijing Smartchip Microelectronics Technology Co.,Ltd.,Beijing 102200,China;2.Vango Technologies Co.,Ltd.,Hangzhou 310053,ChinaAbstract:Integrated circuit chips have encountered electromagnetic compatibility issues in the process of high
4、-density and miniaturization development.To enhance the protective effect of integrated circuit chips against transient interference signals,a segmented linear model can be constructed by combining transmission line pulse(TLP)testing.Based on this,this article first analyzes the practical needs of c
5、hip protection design for transient interference signals,taking the CD4001BE chip as an example,a segmented linear modeling method for chip TLP testing is proposed,and the modeling method for transient voltage suppression TVS diodes is summarized.Furthermore,the collaborative protection design analy
6、sis of chip segmented linear models is carried out to control chip protection according to design time and cost using the segmented linear model.Keywords:Segmented linear model;transmission line pulse;transient interference signal;chip collaborative protection design随着社会信息化、智慧化的发展,电子产品已成为日常工作生活中必不可少
7、的设备设施,且为更加便捷地实现电子产品携带应用,不断趋向高密度、小型化发展,集成电路芯片作为电子产品的核心单元,其同样将高密度、小型化作为近阶段发展重点,但在此期间产生了较为严重的电磁兼容问题,静电放电对电子产品产生极大威胁,此时则需加强芯片的防护设计。1芯片应对瞬态干扰信号展开防护设计的现实需求带电体周边磁场若超出介质绝缘击穿场强则会引发静电放电现象,介质发生电离,带电体静电电荷全部或局部消失,而在静电放电期间则会有较大瞬时脉冲电流产生,该瞬时脉冲电流强度最高可达数百安培,能够对集成电路芯片造成极大干扰。静电放电是影响集成电路芯片运行效果的长久性问题,现已针对瞬态干扰制定了多种模型、测试标准
8、,业界不断加强对芯片防护设计的重视。集成电路芯片在高密度、小型化发展过程中,其所处的电磁环境日渐复杂,在此环境下,集成电路芯片更易遭受静电放电瞬干扰,继而对集成电路芯片提出了更高要求。随着相关研究的不断深化,部分学者围绕 TLP 静电放电测试方式的相关仿真模型不断提出并优化,而分段式线性模型是其中一种。在集成电路芯片中,瞬态电压抑制 TVS 二极管属于最为常用的静电放电防护器件,当其以防护器件形式被应用到集成电路芯片中时,多以片外防护、片内防护两种形式被集成应用。其中,片外防护是将瞬态电压抑制 TVS 二极管设置于芯片回路远端,而片内防护则是指将瞬态电压抑制 TVS 二极管布置于芯片内部。在业
9、界诸多研究人员的共同努力下,瞬态电压抑制 TVS 二极管性能得到一定提升,此时则可借助瞬态电压抑制 TVS 二极管强化集成电路芯片防护效果,例如采用构建模型的方式验证芯片防护器件对于瞬态干扰的应对效果,以仿真模型为依据展开芯片协同防护设计。2芯片 TLP 测试分段线性建模方式2.1芯片 TLP 传输线脉冲测试在构建仿真模型对芯片防护效果进行分析之前,需借助传输线脉冲 TLP 测试获得芯片 I-V 数据,依托于测试而完成近似线性分段后,则可构建分段线性模型,并基于 I-V 曲线数据分析线性程度,以此为依据选取近似线性线段。所选取的各个线段均需具有显著的近似线性特征,同时,若站在仿真成本角度展开分
10、析,此时所选取的线性线段越多,则所产生的仿真成本越高,但选取较多线性片段有助于把控仿真精度。因此,集成电路芯片基于传输线脉冲 TLP 测试构建分段线性模型时,应从精度要求、成本条件两个角度对近似线性线段进行选择并仿真。2024 年第 2 期100中国高新科技电子信息|ELECTRONIC INFORMATION 对集成电路芯片进行传输线脉冲 TLP 测试时,可积极运用智慧化 TLP 自动测试系统开展工作。为提高本研究的针对性,选取 CD4001BE 型号集成电路芯片为实例展开研究,在传输线脉冲 TLP 测试期间,对 CD4001BE 型号集成电路芯片“输入到地”回路(即“B-Vss”回路)展开
11、应力测试,经测试后获得该 CD4001BE 型号集成电路芯片的多项数据。在此次传输线脉冲 TLP 测试期间,自动测试系统所运用的脉宽、上升沿、下降沿分别为 50ns、1ns、1ns。电压幅值在传输线脉冲 TLP 测试过程中达到 0.5V 后,其于 0.5 445V 区间内呈逐渐增大态势,因此,为保障所获数据的精准点,各个传输线脉冲 TLP 电压幅值均需实施应力测试。经过测试后发现,当传输线脉冲 TLP 测试期间电压幅值提升至 445V 时,CD4001BE 型号集成电路芯片“输入到地”回路中的漏电流曲线会发生较大变化,而该变化可证明芯片处于 445V 电压幅值时已被损毁,同时传输线脉冲 TLP
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