基于现场可编程门阵列与用户数据报协议的测功机动态加载系统设计.pdf
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1、2023 年 27 期设计创新科技创新与应用Technology Innovation and Application基于现场可编程门阵列与用户数据报协议的测功机动态加载系统设计竺春祥1,郎向荣2,张众杰3,钱嘉程1,宋畅1(1.中国计量大学 工程训练中心/创新学院,杭州 310000;2.杭州威衡科技有限公司,杭州 311112;3.浙江方圆检测集团股份有限公司 杭州 310016)随着我国“工业 4.0”和中国制造 2025 战略的持续推进,国家大力提倡走中国特色新型工业化道路,以促进传统制造业转型升级为主题,以提质增效为中心,以加快新一代信息技术与制造业融合为主线,以满足经济社会和国防建
2、设对重大技术装备需求为目标,完成制造业从大变强的历史跨越。这对我国电机制造业来说,既提出了挑战,也是一种机遇。电机是一种重要的机电产品,其广泛应用于从农业生产到人们日常生活的各个领域和部门。尤其在新能源汽车行业、工业机器人行业、航空航天等领域1-4,不仅需要大量使用电机及其控制系统,甚至对其性能要求也与日俱增。而电机测试技术是提高电机及其控制系统质量的一项重要保障,在电机的转型升级中发挥着重要的作用,因而多年来一直受到电机界的重视和关注。本文设计了基于 UDP(用户数据报协议)的电机测试系统。随着电机在工业生产中的广泛应用,对其性能的测试和分析变得越来越重要。传统的电机测试方法通常采用传感器等
3、硬件设备进行数据采集和处理,但这种方法成本较高、复杂度较大。随着网络技术的发展,基于网络的电机测试系统也得到了广泛的应用,具有成本低、便于管理、数据传输速度快等优点。UDP 是一种无连接的协议,具有传输速度快、开销小等特点5-10。因此,UDP 协议被广泛用于需要快速传输数据的应用中,如流媒体、视频游戏等。本文采用 UDP 协议作为不同模块之间的通信协议,以实现电机测试数据的快速、高效传输。1电机测试系统总体结构设计系统硬件主要由 FPGAC、ADC 模块、DAC 模块和隔离模块组成。FPGA 主控系统主要包括脉冲输出电路、转速/转矩测量输入模块、高速 ADC 输入模块AD7606、高速 DA
4、C 输出模块 AD9767、低通滤波电路和网口电路等。装置主要工作流程为 FPGA 各路控制线程启动,等待接收上位机指令,当接收到上位机通过UDP 协议从网口传来的测试波形的指令时,FPGA 测量相应的 Vpp 与频率值;当接收到上位机的输出波形指令时,实时输出相应波形的精确信号。为测功机的典基金项目院浙江省教育厅一般科研项目(Y202248571);浙江省产学合作协同育人项目(无编号)第一作者简介:竺春祥(1988-),男,硕士,实验师。研究方向为电机动态性能测试、多目标识别等。摘要:该文设计一种基于 FPGA 和 UDP 协议相结合的测功机动态加载测试系统。在设计中,采用 UDP 协议作为
5、上下位机之间的通信协议,以实现快速、高效的数据传输。并通过 UDP 协议设计网口通信与 Qt 上位机实时连接,通过对 FPGA 的模块定制化设计,实时加载电机的各项自由动态加载曲线。实验结果表明,该系统能够满足实时性要求,同时提高测试效率和数据传输速度。关键词:UDP;FPGA;Qt 上位机;电机测试;实时性中图分类号院TS43文献标志码院A文章编号院2095-2945渊2023冤27-0100-04Abstract:This paper presents a UDP-based motor test system.In the design,UDP protocol is adopted a
6、s the communicationprotocol between different modules to achieve fast and efficient data transmission.The network communication is designed usingUDP protocol to realize real-time connection with the Qt upper computer.Through customized design of FPGA modules,themotors various dynamic loading curves
7、can be loaded in real time.The experimental results show that the system can meet thereal-time requirements while improving the testing efficiency and data transmission speed.Keywords:UDP;FPGA;Qt upper computer;motor test;real-timeDOI:10.19981/j.CN23-1581/G3.2023.27.024100-设计创新科技创新与应用Technology Inno
8、vation and Application2023 年 27 期图 3ADC 电路原理图型结构组成图如图 1 所示。注:1-测功机;2-联轴器;3-被测电机;4-转矩传感器;5-电机驱动器。图 1测功机实物2硬件电路设计FPGA 主控采用 Cyclone-IV 系列芯片,型号为EP4CE10F17C8,使用立创 EDA 和 Altium designer 设计电路板,完成产品设计,包括 FPGA 最小系统电路、以太网电路、ADC 电路和 DAC 电路等。硬件实物图如图 2 所示。图 2硬件设计实物图2.1FPGA 最小系统FPGA 最小系统电路主要包括电源电路、GPIO 接口、Jtag 下载
9、接口和其他接口电路,FPGA 的型号为EP4CE10F17C8,核心板采用 Intel(原 Altera)公司 Cy原clone IV E 系列 FPGA 作为核心主控,配以 256 Mbit大容量 SDRAM 存储器,可以嵌入式软核 CPU NIOSII,实现 SOPC 系统,或者使用 Verilog 逻辑实现各种数据采集系统。核心板是武汉芯路恒科技有限公司针对企业和高校用户开发的一款工业级、易用型 FPGA 核心板。板载资源包括 85 个通用双向 IO、5 对 LVDS IO(也可作为双向通用 IO 使用)、1 对 LVDS 时钟输入 IO(也可以作为通用的输入单向 IO 使用)、12 个
10、时钟输入 IO(不含 LVDS 时钟输入 IO)、5 个 GND(硬件连通)、4 个 VDD3.3 输入(硬件连通)、1 个 VDD2.5 输出(用作底板上 JTAG 接口供电电源)、1 个 VDD1.2 输出(预留,一般不使用)及 4 个 JTAG IO 口。2.2以太网 UDP 接口电路模块以太网电路采用 W5500 为核心的电路,电路原理图如图 3 所示。W5500 芯片是一种硬接线 TCP/IP 嵌入式以太网控制器,可为嵌入式系统提供更方便的互联网连接。W5500 使用户只需使用嵌入 TCP/IP 堆栈、10/100 以太网 MAC 和 PHY 的单个芯片,就可以在其应用程序中实现互联
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