基于极化码DJSCC的Fast-SSC译码及FPGA实现.pdf
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1、第 56 卷 第 10 期2023 年 10 月通信技术Communications TechnologyVol.56 No.10Oct.20231121文献引用格式:李坤赞,王正勇,杨红,等.基于极化码 DJSCC 的 Fast-SSC 译码及 FPGA 实现 J.通信技术,2023,56(10):1121-1128.doi:10.3969/j.issn.1002-0802.2023.10.001基于极化码 DJSCC 的 Fast-SSC 译码及 FPGA 实现*李坤赞,王正勇,杨 红,王丽娟,卿粼波(四川大学 电子信息学院,四川 成都 610065)摘 要:针对基于极化码的分布式联合信源
2、信道编码(Distributed Joint Source-Channel Coding,DJSCC)译码端复杂度高、吞吐率低的问题,提出了一种适用于基于极化码的 DJSCC 框架的快速简化串行抵消(Fast Simplified Successive Cancellation,Fast-SSC)译码方案,最后设计了对应的现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)实现方案。根据极化码冻结位与信息位的分布,将其码字划分成 4 种子码,译码方式可从逐个比特译码转为对每个子码并行译码,从而减少在树形 SC 译码器上的迭代层数。仿真结果表明,相较于在同
3、等硬件框架下的串行抵消(Successive Cancellation,SC)译码算法,该算法可在几乎不损失误码率(Bit Error Rate,BER)性能的前提下,有效减少译码的迭代次数,从而提升译码的吞吐率。关键词:分布式联合信源信道编码;极化码;串行抵消译码;FPGA中图分类号:TP911.2 文献标识码:A 文章编号:1002-0802(2023)-10-1121-08Fast-SSC Decoding and FPGA Implement for Distributed Joint Source-Channel Coding Using Polar CodeLI Kunzan,WA
4、NG Zhengyong,YANG Hong,WANG Lijuan,QING Linbo(School of Electronics and Information Engineering,Sichuan University,Chengdu Sichuan 610065,China)Abstract:To address the issues of high complexity and low throughput of DJSCC(Distributed Joint Source-Channel Coding)using polar codes at decoding side,a F
5、ast-SSC(Fast Simplified Successive Cancellation)decoding scheme adapted to DJSCC framework using polar codes is proposed,and the corresponding FPGA(Field Programmable Gate Array)implementation is designed.Based on the distribution of frozen bits and information bits in polar codes,the code word is d
6、ivided into four sub-codes,and the decoding scheme could be decoding the sub-codes in parallel rather than decoding bit by bit,which reduces the iteration on the decoding tree based on SC(Successive Cancellation).Simulation results indicate that compared with the SC decoding in the same hardware fra
7、mework,the proposed algorithm can effectively reduce the iteration for decoder and enhances the throughput without tangibly altering the bit-error-rate performance.Keywords:distributed joint source-channel coding;polar code;successive cancellation decoding;FPGA0 引 言随着物联网的高速发展,无线传感器网络在各领域得到了广泛的应用。在设备
8、量和数据量不断增长的背景下,无线传感器设备向低功耗和小型化的方向发展。为解决传统分立的信源信道编码框架具有的复杂度高、功耗高等问题,Slepian-Wolf 理论1和 Wyner-Ziv 理论2表明可利用信源之间的相关性进行联合译码,从而把编码端的计算复杂度转 *收稿日期:2023-07-25;修回日期:2023-08-27 Received date:2023-07-25;Revised date:2023-08-271122通信技术2023 年移到了译码端,这也是分布式信源编码(Distributed Source Coding,DSC)的理论基础。分布式联合信 源 信 道 编 码(Dis
9、tributed Joint Source-Channel Coding,DJSCC)是 DSC 考虑信道条件的一种特殊情况,信源在被有效压缩的同时具备一定的抗干扰能力。2009 年,土耳其的 Arikan 教授3基于信道极化提出了极化码(Polar Codes)。极化码是一种在理论上被严格证明可达到香农极限的信道编码方式。随后,Arikan4基于信源极化把极化码扩展到了信源编码。目前,极化码作为控制信道编码已成功运用到 5G 系统当中。极化码的出现为 DJSCC 提供了新的研究方向。Yaacoub 等人5-6研究了系统极化码在分布式信源编码中的应用,提出了一种需要边信息进行译码的分布式信源压
10、缩框架。Jin等人7-9分别基于系统极化码和准均匀极化码对 DJSCC 方案进行了研究,并提出了信源信道联合极化。Dong 等人10提出了基于三极化码(Triple Polar Code,T-PC)的 DJSCC 方案,并证明 T-PC 方案可趋近于 DJSCC可达速率区域的角点。极化码的串行抵消(Successive Cancellation,SC)译码是一种串行译码方案,因此 SC 译码器存在延迟高的问题。为了解决极化码译码延迟高的问题,文献 11-15 基于极化码信息位与冻结位的分布特性,把极化码的码字分成多种子码来进行并行译码,在不损失误码率(Bit Error Rate,BER)性能
11、的前提下降低了 SC 译码的时间复杂度。文献 16-19 把基于极化码分子码的思想拓展到了串行抵消列表(Successive Cancellation List,SCL)译码。区别用于信道码的极化码,基于极化码的 DJSCC 在获取高压缩性能的同时具有良好的抗误码性能,传输码字的不同决定了它们译码方式的不同。关于如何降低基于极化码的 DJSCC 译码的时间复杂度,目前暂时没有相关研究成果发表。本文在传统极化码的快速简化串行抵消(Fast Simplified Successive Cancellation,Fast-SSC)译 码的基础上,提出了一种适用于基于极化码的 DJSCC框架的 Fas
12、t-SSC 方案,该算法相较于同等框架下的SC 译码,在几乎不损失抗误码性能的同时能有效提升译码的速率。此外,本文针对此算法,设计了对应的现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)实现,为该系统的实现提供了参考。1 基于极化码的 DJSCC1.1 DJSCC 基本原理及系统框架分布式联合信源信道编码是分布式信源编码考虑信道特性的一种特殊情况,使信源被压缩的同时具有一定的抗干扰性能。设在噪声信道中,有两个信源X和Y,编码码率分别为RX和RY,两信源至接收端的信道容量分别为C1和C2。若信道容量区域(RX,RY)|RXC1,RYC2 与可达速率域有
13、交集,即在图 1 中的三角形区域面积不为 0 的情况下,分布式联合信源信道编码可实现无差错译码。XR12CC+(,)H X Y()H X12CC+(,)H X Y()H Y1C2C(|)H Y X(|)H X YYRSlepian-Wolf可达速率域DJSCC可无误码解码域图 1 信道容量区域与 Slepian-Wolf 速率域交集1123第 56 卷第 10 期李坤赞,王正勇,杨红,王丽娟,卿粼波:基于极化码 DJSCC 的 Fast-SSC 译码及 FPGA 实现基于极化码的 DJSCC 系统框架如图 2 所示,其中X为信源,Y为X的相关信源,即边信息,伴随式S为信源X被压缩后的码字。1.
14、2 编码方案基于极化码的 DJSCC 的编码方式类似于极化码的信道编码方式,其编码过程可统一表示为:图 2 基于极化码的 DJSCC 系统框架 x1N=u1NGN(1)式中:N为码长,u1N为信源比特序列。生成矩阵GN为F的n次克罗内克积的结果,表达式为:1011=F(2)nn=GF(3)式中:n为N的 2 的幂次。根据信道极化后各信道的可靠性,码字索引可分为信息位集合A和冻结位集合AC,其中信息位集合取信道可靠性较高的子信道。极化码作为信道码时,把待传输的信息序列置于信源序列u1N的A中,其余比特置为 0。基于极化码的 DJSCC 编码框架如图 3 所示中,信源序列不再区分信息位与冻结位,直
15、接对长为N的信源序列u1N进行编码,即相当于信道码码率为 1 的情况,最后取编码后的码字x1N中的冻结比特序列作为校验位序列s,s又称伴随式,即信源经压缩后得到的码字。极化码编码取冻结比特1Nx1Nus图 3 编码框架1.3 译码方案1.3.1 SC 译码SC 译码是极化码译码算法中的经典译码算法,SC 译码器利用从信道接收到的y1N进行迭代运算,y1N为对数似然比(Logarithm Likelihood Ratio,LLR),按顺序对逐个比特进行译码。记接收到的信号为y1N,译码结果为u1N。SC 译码的一般规律可总结为:对于ui的译码,需要利用信道的 LLR 及前面的译码结果u1i-1,
16、按式(4)进行多层迭代,从译码树的顶层节点或中间节点迭代至根节点后,按式(5)进行硬判决。()(1)()0()(1)0(,|0)ln,0,1(,|1)iiiNNiiNWy uLLRiNWy u=(4)()(1)11()(1)110,(,)01,(,)0iNiNiiNiNLLRyuuLLRyu=(5)式中:WN(i)(y|x)表示输入为x时,输出为y的转移概率。若ui为冻结比特,则ui=0。1.3.2 Fast-SSC 译码如 1.3.1 节所述,SC 译码按比特索引顺序进行逐个比特的译码,每个比特的译码需进行多层迭代,因此存在延迟高的问题。Fast-SSC 译码是基于信息位和冻结位的分布对各个
17、子码进行并行译码的一种快速译码方案,基本子码有 Rate-0 码、Rate-1码、重复(Repetition,REP)码和单偶校验(Single Parity Check,SPC)码。以码长N=32、信息比特位数K=16的树状译码树为例,其码字构造如图4所示,其中黑色圆点为信息比特,白色圆点为冻结比特,灰色为混合节点。目前,相关研究根据这 4 类基本子码衍生出了其他新的子码10-12。(1)Rate-0 码该节点的所有根节点均为冻结比特,由式(5)可知,该节点的所有根节点可直接译码为全 0 序列,因此可省略该子码的节点到其所有根节点之间的一系列迭代运算。(2)Rate-1 码该节点的所有根节点
18、都为信息比特,Rate-1 子码可视为码率为 1 的极化码,码率为 1 的极化码等价于没有编码,因此可对该节点直接进行硬判决,从而可跳过该节点到其所有根节点之间的一系列迭代运算。(3)REP 码REP 型子码只有最右端的一个比特为信息比特,即子码的信源码字可表示为u1M=0,0,0,u,其中,M为子码长度,其编码后的码字为x1N=u,u,u,u,即编码后的所有比特值都一致。该子码的判决方 式为:1124通信技术2023 年 110,()01,()0MiiMiLLR iuLLR i=(6)1u2u3u4u5u6u7u8u9u10u11u12u13u14u15u17u18u19u20u16u21u
19、22u23u24u25u26u27u28u29u30u31u32uRate-0REPSPCREPSPCRate-1图 4 N=32、K=16 的极化码码字构造(4)SPC 码SPC 型子码只有一个冻结比特位于最左端,记编码后的码字为x1M,编码后的码字应满足单奇偶校验1Mxi=0。SPC 子码判决方式同 Rate-1 码,若译码码字不满足校验1Mxi=0,则取最小 LLR 对应索引的比特值翻转。该子码的判决方式为:()11,1,min(),0MiiiNiMiiuxiLLRuux=(7)1.3.3 基于极化码 DJSCC 的 SC 译码基于极化码的 DJSCC 译码利用信源之间的相关性进行译码,
20、接收端的译码框架如图 5 所示。区别用于信道码的 SC 译码器,基于极化码的 DJSCC 译码器输入为相关信源的边信息y1N和接收到的伴随式 xi:iAc,通过两者进行 SC 译码可恢复编码端压缩所丢失的信息比特 xi:iA,从而可得到完整的x1N,译码硬判决按式(8)进行。最后,对x1N进行一次极化码编码便可得到译码结果u1N。1NySC译码:cixiA1Nx极化码编码1Nu图 5 基于极化码的 DJSCC 译码框架 ()(1)11()(1)110,(,)0,1,(,)0,iNiNiNiiNCiLLRyuiAuLLRyuiAx iA=(8)2 基于极化码 DJSCC 框架下的 Fast-SS
21、C译码及 FPGA 设计对比 1.3.1 节和 1.3.3 节的 SC 译码算法,由于DJSCC 传输的伴随式是非恒值的序列,1.3.2 节中的Fast-SSC 译码算法不适用于 DJSCC 框架。为此,本文根据基于极化码 DJSCC 的码字特性,在不修改译码器框架的前提下,提出适用于基于极化码的DJSCC 框架的 Fast-SSC 方案,子码包括 Rate-0 码、Rate-1 码、SPC-0 码 和 SPC-1 码。其 中,Rate-1的译码方式与传统的 Fast-SSC 一致,为此不再展开介绍。SPC 码根据伴随式的值,即冻结比特的取值,分化出 SPC-0 码和 SPC-1 码,其中 S
22、PC-0 同原 SPC 码。最后根据提出的子码的译码方式,在FPGA 上设计了相应的 Fast-SSC 译码器。为了对标在硬件实现上的时间复杂度,时间复杂度的衡量按SC 译码的树状图迭代运算的层数计算,其中迭代运算包含对数似然比由上往下的迭代和译码中间比特值由下往上的迭代两个部分。2.1 子码的译码2.1.1 Rate-0 码传统极化码的 Rate-0 码的构成为冻结比特,即该子码固定为全 0 序列。而在 DJSCC 框架下,压缩后的码字取编码后的冻结比特,因此该中间节点的比特值需随根节点的比特值变化,根节点的值即伴随式的部分值。相比于单比特的逐个译码,Rate-0 子码可去除对数似然比的迭代
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