EDA技术与VHDL考试试题.doc
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1、杭州电子科技大学2005年EDA技术与VHDL考试试题考试课程 EDA技术与VHDL 考试日期 年月日 成 绩 课程号 B0405010 教师号 任课教师姓名 曾毓考生姓名 学号(8位) 年级 专业 一、单项选择题:(20分)1 大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是_。 A. CPLD是基于查找表结构的可编程逻辑器件; B. CPLD即是现场可编程逻辑器件的英文简称; C. 早期的CPLD是从GAL的结构扩展而来; D. 在Xilinx公司生产的器件中,XC9500系列属CPLD结构;2 综合是EDA设计流程的关键步骤,综合就是把抽象设计
2、层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,_是正确的。A. 综合就是将电路的高级语言转化成低级的,可与FPGA / CPLD的基本结构相映射的网表文件;B. 综合是纯软件的转换过程,与器件硬件结构无关; C. 为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为强制综合。D. 综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的;3 IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于硬IP的正确描述为_。 A. 提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块
3、的具体电路;B. 提供设计的最总产品-模型库;C. 以网表文件的形式提交用户,完成了综合的功能块;D. 都不是。4 基于EDA软件的FPGA / CPLD设计流程为:原理图/HDL文本输入_综合适配_编程下载硬件测试。功能仿真 时序仿真 逻辑综合 配置 引脚锁定 A B. C. D. 5 下面对利用原理图输入设计方法进行数字电路系统设计,那一种说法是不正确的_。A. 原理图输入设计方法直观便捷,但不适合完成较大规模的电路系统设计;B. 原理图输入设计方法一般是一种自底向上的设计方法;C. 原理图输入设计方法无法对电路进行功能描述; D. 原理图输入设计方法也可进行层次化设计。6 在VHDL语言
4、中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是_。A. PROCESS为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动。B. 敏感信号参数表中,不一定要列出进程中使用的所有输入信号;C. 进程由说明部分、结构体部分、和敏感信号三部分组成;D. 当前进程中声明的变量不可用于其他进程。7 嵌套使用IF语句,其综合结果可实现_。A. 带优先级且条件相与的逻辑电路;B. 条件相或的逻辑电路;C. 三态控制电路;D. 双向控制电路。8 电子系统设计优化,主要考虑提高资源利用率减少功耗-即面积优化,以及提高运行速度-即速度优化;指出下列那种方法不属
5、于速度优化:_。A. 流水线设计 B. 串行化C. 关键路径法 D. 寄存器配平9 在一个VHDL设计中idata是一个信号,数据类型为integer,数据范围0 to 127,下面哪个赋值语句是正确的_。A. idata := 32;B. idata = 16#A0#;C. idata = 16#7#E1;D. idata := B#1010#;10.下列EDA软件中,哪一不具有逻辑综合功能:_。A. Max+Plus IIB. ModelSimC. Quartus IID. Synplify第1页共5页二、EDA名词解释,写出下列缩写的中文(或者英文)含义:(14分)1. SOPC2. L
6、UT3. JTAG4. GAL5. EAB6. IP7. HDL三、VHDL程序填空:(10分)下面程序是n输入与门的VHDL描述,试补充完整。_ ieee;use _.all;entity andn is _ (n : integer); - 类属参数声明 port ( a: in std_logic_vector( _ downto 0); c: outstd_logic);end;_ behav of _ is - 结构体声明begin process (_) _ int : std_logic; - 变量声明 begin int := _; - 变量赋初值 for I in aleng
7、th 1 downto 0 loop - 循环判断 if a(i) = 0 then int := 0; end if; end loop; c = _; - 输出判断结果 end process;end behav;四、VHDL程序改错:(10分)本题程序为EDA实验中的示例程序sch.vhd,仔细阅读程序,回答问题。1.对该程序进行编译时出现错误提示:“VHDL Design File “sch” must contain an entity of the same name.”这是什么原因?如何修改?2.修改问题1的错误后,如果编译时出现“Cant open VHDL “WORK” ”这
8、样的错误提示。这又是什么原因,如何修改? library ieee; -1use ieee.std_logic_1164.all; -2entity schk is -3 port (din, clk, clr : in std_logic; - 串行输入数据位/工作时钟/复位信号 -4 ab : out std_logic_vector(3 downto 0) - 检测结果输出 -5 ); -6end schk; -7architecture bhv of schk is -8 signal q : integer range 0 to 8; -9 signal d : std_logic_
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