全差分高增益、宽带宽CMOS运算跨导放大器的设计.doc

目 录
1 引言 1
2 软件介绍 3
3 运算放大器设计基础 5
3.1运放的主要性能指标 5
3.2运算放大器的基本结构 6
3.2.1全差分运放 6
3.2.2套筒式结构 7
3.2.3折叠式结构 8
4 系统总体设计 10
4.1电路设计的整体结构 10
4.2 主放大电路设计 11
4.3 偏置电路的设计 13
4.4 输出级的设计 13
4.5 共模反馈的设计 14
4.6 总体布局 15
5 仿真与分析 17
5.1运放直流与交流特性 17
5.2噪声特性分析 19
5.3电源抑制比 19
5.4设计指标 20
5.5放大器参数 21
6 版图设计与分析 22
6.1 L-Edit介绍 22
6.2版图设计规则 22
6.3基本器件版图设计 23
6.3.1 NMOS版图设计 23
6.3.2 电容电阻版图设计 24
6.4版图的总体设计 26
6.4.1主电路模块版图 26
6.4.2偏置模块版图 27
6.4.3输出模块版图 27
6.4.4整体模块版图 28
6.5 LVS版图比对 29
7 结论 31
谢 辞 32
参考文献 33
附录1 34
附录2 36

1 引言
集成运算放大器（Integrated Operational Amplifier）简称集成运放，是由多个CMOS管与电容电阻通过耦合方式实现提高增益的模拟集成电路[1]。集成运放具有增益高、输入阻抗大、输出阻抗低、共模抑制比高和失调与漂移性小等优点，而且当输入电压值为零时，输出值也为零。集成运放是构成常用集成电路系统的通用模块[2] [3]。
自从1964年美国仙童公司研制出第一个单片集成运算放大器μA702以来，集成运算放大器得到了广泛的应用。目前集成运放已成为集成电路中品种和数量最多的一类[4]。其发展速度相当之快。其发展先后经历了小规模IC(Integrated Circuit)，中规模IC，大规模IC，超大规模IC和特大规模IC五个不同的阶段。随着运放种类的增多，集成电路的制造工艺也发展到了一个全新的阶段。基本的制造工艺有以下几种：单晶硅和多晶硅、氧化工艺、掺杂工艺、掩膜的制版工艺、光刻工艺和金属化工艺等[5]。目前的半导体集成电路产品种类日益丰富，电子科学技术的应用已经渗入到社会生活的各个领域，很大程度上影响和改善着人们的生活[6]。人们对性能的要求也越来越高，譬如A/D及D/A转换器、有源滤波器、锁相环电路、模拟乘法器和精密比较器等电路中均需要采用高增益宽宽带的集成运算放大器。同时随着多媒体和通讯技术的迅猛发展，高增益宽带运算放大器在蓝牙技术、高精密测量仪器、图像放大器、信号处理系统和音频功放系统等方面的应用越来越广泛。由于运放的性能直接影响着整个电路的动态范围和高频领域的应用，因此研制具有良好性能的高增益宽带集成运放对满足低功耗、宽频带等通信技术及其它高速模拟信号处理应用有重要的实用价值[7]。这些都对设计和生产带来了很大的压力和动力，也是一个很迫切需要解决的问题。
随着集成运放种类和数量的日益增多，集成电路的制造工艺也得到了较快地发展。制造集成电路的主要工艺分为两种：双极型集成运放和CMOS集成运放。双极型集成运放技术发展的时间较长，到目前为止技术相对较为成熟，应用也比较广泛，具有较快的速度和较高的增益，但是这种电路结构在功耗和带宽方面的性能就不尽如人意[8]。随着CMOS集成电路技术的不断发展与进步，设计者开始尝试利用CMOS技术来设计高性能的集成运放，尤其是一些高精尖的精密仪器设备。CMOS运放电路在开环增益、失调电压、速度等方面得性能与双极性晶体管相比稍微差一点，但是CMOS运放电路具有十分大的输入电压范围和输出摆幅，并且在输入阻抗和静态功耗等方面有着巨大的优越性。不仅如此，CMOS集成运放所占用的芯片面积连普通双极性集成运放电路的一半都不到。因此，CMOS集成运放在现代集成电路设计中占有的比重越来越大[9] [10]。
目前常见的集成运放有三种结构：简单的全差分结构、套筒式共源共栅结构和折叠共源共栅结构等。第一种简单的全差分结构优点是输出范围较大，缺点是幅频特性较差，直流增益较小，精度不高，功耗较大，电源抑制比和共模抑制比差，因此设计者一般不采用这种方法来设计精度较高的电路。第二种套筒式共源共栅结构优点是具有很宽的带宽，运算速度很快，增益也很高，电路噪声和功耗都很低，缺点是电路的输出信号范围很小，并且共模输入范围也较窄，因此这种方法目前部分设计者采用。第三种折叠共源共栅结构优点是电路输出信号范围较大，由于输入信号和输出信号可以短接因而共模电平很容易确定，缺点是牺牲了电路的功耗和噪声等特性，因此这种电路目前也有很多设计者采用[11]。综合以上三种集成运放结构性能的优劣以及各种性能之间的折衷，本设计输入级选择折叠式共源共栅结构，因为它具有最快的速度和最大的增益，但单级折叠式结构虽然具有较高的增益但是还是不能完全满足设计要求，该结构输出摆幅较大，在考虑到继续进行放大的同时具有较好的输出摆幅和频率特性，因此将以共源级作为输出级。与单级结构相比，两级结构将会增大功耗，降低速度，需要提出或采取相应措施解决这些问题[12]。
本文提出了全差分、高增益和宽带宽的CMOS运算跨导放大器的设计。第一部分引言主要介绍了运算放大器的发展历程以及发展现状，国内对运算放大器的研究成果，以及运算放大器的未来的发展方向；第二部分介绍了设计集成运放所需要的软件Tanner软件和第三部分主要介绍集成运放的各种设计性能指标以及各种集成运放电路结构优劣的对比以及设计结构的选取；第四部分提出了折叠式共源共栅运算放大电路总体设计方案以及电路模块化设计；第五部分在0.13umCMOS工艺下采用T-Spice软件对全差分运算放大器电路进行了直流增益、单位增益带宽、相位裕量、增益裕量、电源抑制比等电路参数进行了仿真与模拟分析；第六部分为版图设计的具体介绍，其中包括相关的设计规则，把简单的器件进行了详细的版图的设计；最后一部分为设计总结以及未来改进的方向。

2 软件介绍
本设计中集成运放的设计采用0.13um CMOS 工艺，设计采用Tanner EDA集成电路设计软件完成电路结构设计仿真、版图设计和LVS比对。Tanner EDA集成电路设计软件是由美国加州Tanner Research 公司开发的集成电路设计工具，该工具基于Windows平台，功能十分强大，很容易学习。Tanner EDA设计软件共包括五部分，分别为：S-Edit，T-Spice，W-Edit，L-Edit和LVS，从电路设计、分析模拟到电路布局一应俱全。其中应用最广泛的是L-Edit版图设计软件，该软件在国内的版图设计软件中具有很大的优势，也是设计者们争相追逐的简单易用版图设计软件之一。Tanner EDA中的各软件的主要功能如表2-1 所示。
表2-1 Tanner各软件主要功能
软件
功能
S-Edit
编辑电路图
T-Spice
电路分析与模拟
W-Edit
显示T-Spice模拟结果
L-Edit
编辑布局图、自动配置与绕线、设计规则检查、截面观察、电路转换
LVS
电路图与布局图结果对比
Tanner EDA的设计流程可以用图2-1来表示。具体设计流程大概为：首先，根据设计需要把搭建电路模块，模块搭建是在S –Edit中 编辑出来的。搭建完成之后根据已知公式与参数进行宽长比的修改，进行电路的性能优化，电路修改完毕之后将该电路图输出成SPICE文件。接下来用到了仿真模拟软件T-Spice，利用T-Spice输入相应命令，对电路图模拟并输出成SPICE文件，如果模拟结果有错误，回到S-Edit 检查电路图，如果T-Spice 模拟结果无误，则开始利用L-Edit 对电路进行版图的设计。用L-Edit 进行整体版图布局与连接，在版图设计中要使用DRC 功能做设计规则的检查，如果设计违反规则，说明版图设计中存在错误，需要返回L-Edit进行修改直到设计规则检查没有错误为止。然后将通过验证的版图转化成SPICE文件，再利用T-Spice模拟，模拟过程中如果存在错误，还需要对版图进行修改，知道输出结果和电路原理图仿真结果一样之后才算完成。最后利用LVS将电路图输出的SPICE文件与版图转化的SPICE文件进行对比，若对比结果不相等，则回去修正L-Edit或S-Edit的图。直到验证无误为止，这样软件的设计就算完成了。之后把版图生成的文件送到工厂，由工厂负责加工批量生产 [3]。

图2-1 Tanner设计流程图

3 运算放大器设计基础
3.1运放的主要性能指标
1. 直流增益
运算放大器的直流增益是设计运放过程中最重要的一个性能指标。因为我们设计的目的就是要进行放大，因此直流增益尤为重要。电路的直流增益即电路的放大倍数，计算公式为：
（3-1）
2．单位增益带宽
单位增益带宽是运算放大器的单位增益为1时单位增益带宽。这也有着一些条件：反馈网络中不能包含频率分量，而且在单位增益带宽频率范围内只能包含一个极点。在电路设计仿真过程中，在增益的幅频特性曲线中可以直接观察得到单位增益带宽。
3. 功耗
由于越来越多运算放大电路应用于便携式设备以及电池电源供电，电路的功耗就值得关注了。特别是现在的笔记本电脑，由于发热以及工作时间等问题，对电脑性能有一定的影响，也对使用者引起一些不方便。所以减小功耗能够使得系统更加精简，也使得电源的寿命更长久，而且也能使得芯片在一个适当的温度下工作。
4. 噪声与失调
运放的输入噪声和失调确定了能被合理处理的最小信号电平。在常用的运放电路中，许多器件由于必须用大的尺寸或大的偏置电流都会引起噪声和失调。噪声与功耗速度和线性度之间是相互制约，是一个重要的参数。
5. 输出摆幅
输出摆幅即输出信号的幅度范围。现在使用运放的系统要求大的电压摆幅以适应大范围的信号值。例如，能响应管弦乐队音乐的高质量的话筒可以产生的瞬时电压范围大于四个数量级。所以对大摆幅的需求使全差分的运放使用相当普遍。但是，由于对于运算放大电路，最大的电压摆幅与器件尺寸、偏置电流、速度之间，其性能指标是相互制约、可以互换的。这对于运放设计而言，大的摆幅是一个很重要的课题。
6. 转换速率与建立时间
转换速率是测量输出信号的最大斜率变化的量，其定义为放大电路在闭环状态下，输出为大信号时，放大电路输出电压对时间的最大变化率。转换速率反映了运放的大信号瞬态特性。对于任意波形的信号，如果其最大变化速率小于运放的转换速率，运放就能无失真地输出相应波形。建立时间即当运放闭环负反馈结构时，在限定输出负载并输入阶跃信号的条件下，将输出电压从输入信号阶跃时起至输出电压上升到稳定值的误差容限内所需的时间。
7. 相位裕度
相位裕度也是集成运放设计中的一个重要性能指标，主要是用来衡量反馈系统的稳定性。一般情况下，运算放大器的相位裕度要求不低于45度，在Tanner中可以直接输出相位特性。
8. 线性
开环运放有很大的非线性，非线性问题可以通过两种办法解决一种是采用全差动实现方式以抑制偶次项谐波：另一种提供足够高的开环增益以使闭环反馈系统达到所要求的线性。
9. 输入阻抗
运放输入阻抗系由运放两输入端向运放方向视入的交流电阻。运放输入阻抗受制于输入级的结构和工艺的不同而不同。输入阻抗的大小，直接影响到运放输入级接收差模输入激励信号的比例。电压放大器，输入阻抗越大越好。
10. 输出阻抗
开环条件下，将输入端短路，运放输出端视为等效电压源时所得到的电阻，即运放的等效输出阻抗。理想情况下，运放输出阻抗为0。在开环结构中，运放的输出端接一个负载电阻便可以测输出电阻。
11. 电源抑制比
在实际设计中应用中，电源引入的噪声对电路性能影响很大，为了有效抑制电路中电源噪声对设计的影响引入了电源抑制比的设计指标。噪声主要体现在运算放大器输出端，因此运算放大器输入到输出的增益除以电源到输出的增益定义为电源抑制比[10]。
3.2运算放大器的基本结构
集成运放的主流设计结构主要有简单的全差分结构、套筒式共源共栅结构和折叠式共源共栅运放三种形式。各种设计结构各有优劣，本节将各种设计结构的性能优劣进行比较得出本设计所采用的设计结构。
3.2.1全差分运放
普通电路的设计通常采用双端输入单端输出结构，全差分运算放大器采用双端输入双端输出设计结构，比单端输出具有更宽的输出信号范围，其结构其应用范围更广，性能更优。单端输出运放结构的反馈电路，它的输出摆幅为Vmax-Vmin，如图3-3。双端输出的运放结构输出的电压Vo的值是Vo2-Vo1，由此可见，差分电路的输出摆幅是单端输出的两倍，如图3-4。

图3-3 单端输出运算放大器

图3-4差分输出运算放大器
3.2.2套筒式结构
套筒式共源共栅放大器结构是一个双端输入，双端输出的筒式结构运算放大器。跟基本的差分运算放大器相比较，就是在其简单的放大器基础之上把单个的MOS管替换成共源共栅结构以后得到的，电路结构如图3-1所示。
套筒式共源共栅放大器结构的优点是：套筒式结构简单，处理速度较快。由于套筒式共源共栅放大器结构只有一条电流支路，因此该结构具有极低的功耗。但是该结构也有着一定的缺陷：由于输入级信号范围的限制使得输入的共模信号受到了较大的限制，并且电路的输出信号范围也受到限制，从而导致电路的放大倍数受到限制，因此要得到较大的电路放大倍数就必须以降低信号的输入范围和输出信号范围为代价。

图3-1套筒式共源共栅拓扑图
3.2.3折叠式结构
为了解决套筒式结构中信号的输入范围和输出信号范围限制的缺陷，设计者们提出了一种折叠式共源共栅的电路结构。由于PMOS管具有较高的输入阻抗，使得电路的输入信号范围和输出信号范围有很大地提高，折叠式共源共栅电路结构如图3-2所示。

图3-2折叠共源共栅拓扑图
折叠式共源共栅结构虽然使得电路的输入信号范围和输出信号范围有很大地提高，但是由于在原有电路结构增加了折叠式结构的MOS管构成了并联结构的共栅管，使得电路的增益降低、噪声影响变大。
对以上三种结构的集成运放结构各种性能指标进行比对，结果如表3-1所示：
表3-1三种结构对比
运放结构
增益
输出摆幅
速度
功耗
噪声
套筒式
中
中
高
低
低
折叠式
中
中
高
中
中
全差分式
高
中
中
高
中
表3-1所示的性能指标是基于理想集成运放来测试的，在实际应用中，实际集成运放和理想运放有一定的区别，要想使集成运放电路各方面最优化的性能指标是不可能实现的，总要舍弃其中的一些指标来满足设计的主要要求，各个性能指标之间的关系如图3-6所示[5] [6]。

噪声
线性
功耗
增益
输入、输出阻抗
速率
电源电压
电压摆幅

图3-6模拟电路设计八边形法则

4 系统总体设计
本设计提出了一种全差分高增益、宽带宽CMOS运算跨导放大器的设计方案。设计采用Tanner EDA软件和0.13um标准CMOS工艺库对CMOS集成运算放大器进行电路设计、性能分析以及版图设计。该集成运算放大器采用级联折叠式共源共栅结构，采用附加增益提高电路使得电路增益得到了级大地提高并且获得了较好的电路频率特性。本章主要对集成运算放大器进行整体设计和各个模块电路结构设计。
4.1电路设计的整体结构
CMOS运算跨导放大器的设计整体框图如图4-1所示，整个系统由五部分组成：差分输入模块、补偿电路模块、输出缓冲模块、偏置电路模块和高增益模块组成。整个设计主要工作原理是输入差分信号经过增益放大级，在偏置电路的作用下，结合补偿电路实现电路的放大作用，最后由输出缓冲级输出，从而较好的控制输出摆幅，获得较宽的带宽。

补偿电路
高增益级
差分输入
偏置电路
输出缓冲

图4-1系统框图
图4-1所示中第一级为CMOS运算跨导放大器的输入级——差分输入模块，输入级主要作用将输入信号进行放大作用，并且该电路模块具有较高的输入阻抗可以提高后级负载驱动能力。由于本设计采用的是CMOS工艺，MOS管的栅极只有极微小的漏电流，可以保证电路具有很高的输入阻抗，从而满足设计要求。
第二级为CMOS运算跨导放大器的中间级——高增益模块，中间级的作用主要是将经过第一级差分输入模块放大的信号进行进一步地放大，使得电路的增益得到更大地提升。
第三级为CMOS运算跨导放大器的输出级——输出缓冲模块，输出级的作用主要是使得CMOS运算跨导放大器具有平稳的共模输出电平，因此需要该电路具有较高的输出阻抗。
补偿电路模块的主要作用是通过加上适当的反馈网络从而改变CMOS运算跨导放大器的开环特性，使得该集成运放在闭环条件下能够稳定地工作，而不会产生振荡。
偏置电路模块的作用是为各个电路模块提供合适的偏置电压，使得电路具有稳定的性能。
4.2 主放大电路设计
主放大电路的设计包括差分输入模块和高增益模块。由于本设计要求开环增益为100dB，由于折叠式共源共栅运算放大器输出摆幅相对较高一点，并且在闭环状态下还能应用，因此具有很好的应用范围，因此输入结构选择了折叠式共源共栅结构，由于一级折叠共源共栅结构放大倍数大约在40-50dB左右，很明显一级放大效果不能满足设计要求，因此我们考虑使用两级级联的设计结构，两极的级联结构设计能很好的达到增益的提升效果，以提供所需的设计增益。共模输入电源输入范围在0-2.4V，电源电压为0-3.3V。由于在同等的设计条件下，P管的跨导约为N管跨导的2.5倍，因此选择P管作为电路的差分对管作为输入端，主电路的设计如图4-2所示。

图4-2主电路模块
如图4-2所示，电路中M1、M2为两个PMOS差分对输入管，采用PMOS管作为输入管是由于PMOS管具有很高的的输入阻抗，两个PMOS管的漏极分别连接与M3、M4的源级相连，M1、M2与M3、M4共同构成了折叠式的差分输入电路模块；M5和M6两个NMOS管一起构成了运放电路的两条支路偏置电流源；M7、M8、M9、M10共同构成了主电路的部分，M0是尾电流源，采用了一个PMOS管，产生的电流流入M1、M2的源级，输入信号加入输入级后就会正常工作。Vbias1、Vbias2、Vbias3是偏置电压，其作用是保证各个管子导通之后产生相应的漏极电流，因为只有合适的漏极电流各个管子才会正常工作，并且产生相应的输出。Vbias1、Vbias2、Vbias3是由偏置模块提供。
运放的增益表达式为：
（4-1）
式中的Au为增益，Gm为M1、M2的等效跨导，Rout为输出阻抗。由此表达式可以看出来，这种结构能够实现放大的作用。
漏极电流Id需要满足下面公式：
（4-2）
式中，u为载流子迁移率，C为电容，Vds、Vgs和Vth分别为漏极电压、栅极电压、阈值电压W/L为管子宽长比。根据计算得到各个管子所需要的漏极电流。
主电路的设计采用的是两级级联的结构，其原理如下：
第一级差分放大电路是采用两个PMOS管作为差分输入管的折叠式共源共栅结构，PMOS管的使用可以大大提高运放的增益，与普通全差分结构和套筒式结构相比，折叠式共源共栅结构的使用能够使设计得到一个比较合理的设计效果。在提高集成运放电路增益的同时，电路设计还需要考虑噪声对电路性能的影响，采用对称式的管子结构可以将电路的输出噪声影响降低到最小。对于集成运放来说，电路的电源抑制比也是影响电路性能的一个重要因素，第一级的结构能够产生较高的电路增益，电路噪声的提高会使得电源抑制比也会提高，需要通过理论计算从而合理设计管子的宽长比，减小电源抑制比。折叠式结构功耗也相对较大，与其良好的输出摆幅相比还是可以接受的。
第二级采用共源级，这样输出阻抗会符合设计的要求，与此同时还需要考虑输出摆幅的影响，共源级的设计会有较高的输出摆幅。因此，选择确定了共源级结构。

4.3 偏置电路的设计
偏置电路结构简单可行，该电路的主要作用是通过设计各个管子宽长比来产生不同的偏置电压。其中Iref作用是为整个电路提供参考基准电流，使得产生三个偏置电压，从而对主电路提供合适的偏置电压。偏置电路的模块如图4-3所示。

图4-3偏置模块

图4-3中M16管的漏极与偏置电流源Iref相连，M16管与M13管构成镜像电流源的结构，基准电流Iref通过镜像结构把Iref按M16管宽长比的比例镜像到M13管，在M13管的漏极产生一个与基准电流成比例的电流。M16管和M13管的栅极与偏置电流源Iref相连，从而产生了偏置电压Vbias3；M14管的栅极与电阻R2上端相连一起构成输出偏置电压Vbias1，电流流过R2下端与M15管栅极相连一起构成输出偏置电压Vbias2。
偏置模块的设计主要就是设计各个管子的宽长比，根据主电路中各个模块电压的需求产生合适的电压。本偏执模块的基准电流源的选取10uA电流源，M13-M16宽长比经过计算如下：M13（W/L）=9，M14（W/L）=2/3，M15（W/L）=2，M16（W/L）=10.5。
4.4 输出级的设计
输出级可以采用电流源负载的共源极输出，这种电路结构在负载上的电压不是紧随其负载阻抗变化而变化的。如图4-4所示为本文实际采用的PMOS管输入的电流源负载共源输出级，能很好地满足输出摆幅的要求。

图4-4输出级设计模块
这种结构是反相器的结构，由于电路的输出摆幅要求在0-3.3V，因此输出级采用电流源做负载的共源级设计，其中，PMOS管M11作为输入管，可以将前级输出信号的电路增益进一步提高，以达到本设计的设计要求，因此M11管的宽长比相对较大一些。NMOS管M12作为电流源负载，Vbias2偏置电压由偏置电路提供，c为前级主电路的输出信号。
输出级所能达到的增益计算公式为：
Av2=Gm×Rout （4-3）
其中，Gm为M11管子的跨导，Rout是晶体管M11和晶体管M12的输出阻抗并联的值。
输出摆幅为：
Vpp=Vdd-(Vgs11-Vth11)-(Vgs12-Vth12) （4-4）
由式4-4可以得出，这种结构的安排能够提供主电路达不到的增益部分的要求，同时还能达到较大的输出摆幅。
4.5 共模反馈的设计
共模反馈电路是集成运放电路的一个重要的模块，其主要作用是使得集成运放能够工作在线性区，并且能够保证较好的输出电压特性。本设计中共模反馈电路的设计结构简单，性能较好，采用的是米勒补偿电容和补偿电阻串联的结构。共模反馈电路结构如图4-5所示。

图4-5反馈电路结构
本设计的主电路采用的是折叠式共源共栅结构，该结构将主电路的输出节点作为共模反馈电路的主极点，因此在本设计电路中采用米勒补偿电容使得主极点向低频范围移动，非主极点向高频范围移动，从而实现主极点和非主极点这两种极点的分离。补偿电阻的作用是抑制电路的温度漂移从而实现放大电路的零温漂，主极点的频率可由式4-5计算得到。
（4-5）
非主极点频率可由式4-6计算得到。
（4-6）
4.6 总体布局
本设计总体布局思路是：首先分别搭建电路中的每一个独立模块，并且进行相应的电路参数计算和仿真，经过多次修改参数得到最优结果；然后将独立模块进行封装得到电路符号图；最后在总体电路顶层设计文件中把每一个独立电路模块调用出来，进行最后的搭建，布局连线，生成最终的电路结构，添加仿真命令，进行整体电路的仿真与调试，总体电路结构图如图4-5所示。
在设计的每一个独立模块中没有添加电源，在最后电路图中添加了电源。因此不会出现电源混乱的状态，单独模块仿真时候需要加上3.3V电压源。到此，电路的整体结构基本完成，还需要一些参数的微调。
总体设计中VDD为工作电压，GND为地，Vin1为反相输入端，Vin2为同相输入端，Vout为输出端。经过相应的参数计算，电路中部分参数取值如下所示：电阻Rm=2.5KΩ、R1=2KΩ、R2=47KΩ。电容Cm=1pF、C1=5pF，Iref为10μA的电流源，在仿真时输入信号为1V的交流差分信号，根据电路增益的计算公式，输出信号值即为电路的增益。

图4-5 总体结构电路图

5 仿真与分析
本设计采用0.13umCMOS工艺，利用T-Spice软件输入不同的命令对运算放大器的直流和交流特性、噪声特性、电源抑制比和功耗等特性进行模拟和仿真，并且对仿真结果进行分析。
5.1运放直流与交流特性
运放的输入端是差分输入，在电路设计中在输入端加入交流正弦信号，输入信号幅度为1V，因为增益是输出与输入的比值，因此输出之后的就是增益。输入信号瞬态仿真图如图5-1所示。

图5-1差分输入波形
由上图可以看出输入的信号幅值为1V，输入信号的频率为100kHz，两个输入信号为差分共模信号，本设计在输入端添加Vin1加上一个0.8V的直流信号，目的是为了达到更好输入效果。这样的输入信号设计能很容易的识别交流小信号，能较好的抵抗外部电磁干扰，还能提高稳定性。
运放的开环增益是电路在没有反馈情况下的电路增益，闭环增益是电路在加入反馈之后电路的增益。运放的增益要求在不损坏其他性能的基础之上越高越好，本设计要求设计的增益为100dB。

在输入端加入小信号之后，通过T-Spice进行添加.ac命令，输出交流仿真结果。输出图中能直接观察到电压的最终增益和输出的相位曲线，通过对曲线的观察分析，确定结果是否符合设计要求，仿真输出如图5-2所示。

图5-2直流增益与输出相位
根据图5-2仿真结果可以看出电路设计的增益在100dB左右，输出的相位裕度为80度左右，输出结果基本符合设计要求的，因此设计的电路结构较为合理可行。
在模拟分析电压增益和相位裕度之后，还需要对电路的功耗进行进一步分析。因为功耗的大小直接关系到真个电路是否能够投入生产使用。因此，电路的功耗也是必须严格控制的一个环节，电路功耗过大不仅会造成资源的浪费，对管子的使用寿命也会产生十分重要的影响，会大大减短使用寿命。本设计要求功耗为2mV。仿真通过输入功耗指令可以得到本设计的功耗情况，输出功耗仿真如图5-3所示。

图5-3功耗
由图5-3中可以看出纵轴为输出的功耗，通过观察输出功耗为2.1mW左右。折叠式共源共栅的电路结构本身就会有较大的功耗，观察对比发现这样的功耗能满足设计要求。
5.2噪声特性分析
噪声特性是整体设计性能中最重要的一个指标，噪声特性的效果直接影响最后运算放大器的性能好坏，这也是集成设计电路的一个重要指标。
在运算放大器的输出端产生了较大的噪声。本设计在Tanner EDA软件中，通过.noise命令语句对放大电路进行噪声特性的分析。具体分析噪声曲线如图5-4所示。

图5-4放大器噪声分析
从图5-4中可以看出模拟结果的输出电压的噪声大概在20dB左右，实际电压噪声只有11dB。相对来说，输出电压噪声相对较大，对电路产生了一定的影响。但是在设计过程中也是尽量避免，以免产生较大的误差。
5.3电源抑制比
电源抑制比(PSRR)是指输入变化与输出变化之间的比值，常用分贝表示。电源抑制比也是主要针对运算放大器的一种失衡量。它反映的是电源电压在电路中出现变化时产生失衡电压的变化量。目前放大器越来越趋向于低功耗的设计，对于供电电源的要求也越来越高。
计算电源抑制比的基本公式为：
（5-1）
从上式可以看出，影响电路输出信号的除了电路本身结构之外，供电电源的影响。如果的电源电压都不稳定，那输出信号波形势必会得到较大的影响。本设计的电源抑制比仿真图形如图5-4所示。

图5-4电源抑制比
在本设计中输入电源幅值直接设计成1V，这样增益输出结果的倒数即为电源抑制比。本文的电源抑制比大概在70dB左右。
5.4设计指标
经过对设计电路一些参数的模拟仿真，最后总结一下运算放大器的各个性能指标。运算放大器的设计指标如表5-1所示。
表5-1运算放大器性能指标
参数名
性能指标
工作电压
3.3V
工作电流
<100uA
工作温度范围
-20—100摄氏度
运算放大器增益
100dB
负载电容
5pF
增益带宽
2Mhz
输出摆幅
>1.5V
电源抑制比
>80dB
压摆率
>5V/us
根据设计指标，以及对运算放大器的电路结构分析与了解，这些设计中的指标与设计要求相差无几，这样的设计能够满足日常的需求。

5.5放大器参数
通过参数的调整与分析，最后把这些参数进行了微调，确定了最终的参数。其中各个管子的宽长比和管子的个数进行了列表，如表5-2所示。本文所应用的管子参数全部列在上表中，其中本设计的管子采用并联的结构进行连接，确保管子宽长比达到合适的要求。
表5-2放大器参数列表
管子名称
管子类型
W/um
L/um
数量
M0
PMOS
12
1
10
M1
PMOS
10
1
15
M2
PMOS
10
1
15
M3
NMOS
11
3
4
M4
NMOS
11
3
4
M5
NMOS
11
2
3
M6
NMOS
11
2
3
M7
PMOS
18
3
5
M8
PMOS
18
3
5
M9
PMOS
11
3
3
M10
PMOS
11
3
3
M11
PMOS
4
1
1
M12
NMOS
11
2
7
M13
PMOS
9
1
2
M14
NMOS
2
3
1
M15
NMOS
4
2
1
M16
PMOS
10.5
1
1

6 版图设计与分析
原理图仿真结果分析正确以后，需要根据相关软件和工艺进行版图的设计。本文主要利用L-Edit进行版图设计，设计的时候需要进行规则检查，把相关参数进行带入分析，之后进行模拟仿真并分析模拟电路的一些问题。只有完成版图设计之后才可以送到厂家进行使用。在设计版图之前还需要对版图设计中需要用到的一些软件、设计规则和参数进行详细介绍。
6.1 L-Edit介绍
集成电路版图设计软件种类繁多，每个设计公司的版图设计软件也会稍有区别，最常见的有virtuoso、cadence以及Tanner中的L-Edit。本设计主要用到了L-Edit版图设计软件，下面对L-Edit进行一下介绍。
L-Edit是一款比较完整的版图设计软件，同时这个软件也拥有具有相当高的工作效率和相当高的性能，功能强大而且比较完善。不管是从集成设计到输出，以及最后的加工服务，完全可以比得上那些几百万元级别的设计软件。L-Edit软件包括许多功能诸如：集成电路编辑器、自动布线编辑器、以及DRC设计规则检查器、组件性能提取分析器、设计的布局与原理图器件进行比对LVS等许多相当实用的功能。这些功能为设计者提供了一个完整的设计与验证解决方案。这些强大的功能和可靠的软件分析系统保证了电路在运行过程中能够高效、快速完成，深受各大公司的喜爱[3]。
6.2版图设计规则
版图在设计过程中需要按照固定的版图设计规则进行设计，设计规则是保证工艺实现的第一个基本要求。这些规则的设定可以提示设计者在设计电路过程中存在一些错误的设计，或者识别一些人为的电路结构连接错误。对于大型的集成电路设计来说，版图设计是成千上万的元件的有机结合。有了这些设计规则的检查，设计者可以分步进行检测，确保最后的电路能够准确、高效的完成。因此这样的规则检查也是十分重要也是十分必须的。
版图的规则检测主要包括三个方面的检查：电路图设计规则的检查（DRC）、电路图应用规则检查（ERC）、版图设计与原理图器件的比对（LVS）。
规则检测中最重要的就是规则检查也就是电路图设计规则的检查（DRC），这种规则检查是L-Edit在进行电路版图设计过程中形成的的一套固定的技术参数，这些参数通常是由设备的参数决定的，也可能是在设计过程中通过测量得到的，也是在设计中的最优选择设计值。生产厂家也会根据这样的规则设计一套相应的生产设备，负责版图的批量生产。在版图连接过程中需要时刻进行设计规则检查。一个完整有用的芯片是在没有设计规则检查错误的前提情况下才能得到的。
在进行设计规则检查过程中，如果设计不符合设计规则，那么就会出现错误提示，并且在错误的地方做出标记，并做出解释，然后需要设计人员对解释进行分析，确定电路中存在的错误，然后进行改正。直到没有错误提示之后才能进行下一步操作[13] [14]。
6.3基本器件版图设计
在画版图时首先了解各个层次，充分利用各层特性来设计实际的元器件。其中导体包括各个金属层。半导体包括多晶硅、N+掺杂区、P+掺杂区和阱区。绝缘介质包括各层介质（氧化硅、氧化氮）。
在本设计中应用最多的就是NMOS、PMOS、电容和电阻。因此在这详细介绍一下MOS管以及电容电阻的设计步骤。
6.3.1 NMOS版图设计
设计器件的时候首先要对衬底进行设计，在L-Edit版图设计界面，一般规定编辑状态下的界面就是版图设计的衬底，衬底为P型衬底。在设计过程中需要对不同层次按规定进行叠加。NMOS的截面图如图6-1所示。

图6-1NMOS的截面图
开始设计之前需要进行电路版图的图层进行设置，包括最小格点设置，最小引线的设计。这样设置好之后即可进行版图的绘制工作。
在设定好需要用到的参数之后开始选取图层，进行图层的布局。在左面的面板中有需要用到的不同图层。在P衬底上画出合适的N-Select，在N-Select中画出需要用到的N型有源区Active层，在画出每个层之后需要进行DRC规则检测，检查设计是否符合规则，避免不必要的麻烦。检查无误之后画出多晶硅（poly），栅极的大小由栅长和栅宽决定，画好之后也同样需要进行检查。确认无误之后，开始画源级和漏极，在源级和漏极半