实验3:ucosII实时操作系统.doc
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1、实验3:ucosII实时操作系统 作者: 日期:2 个人收集整理 勿做商业用途实验3 uC/os II 实时操作系统一、实验目的:1。 掌握PC上安装的硬件设计环境Quartus II和应用程序设计环境Nios II;2. 了解Nios II让uC/os II跑在DE270上实现多任务并发性;3。 了解基于FPGA的嵌入式系统开发过程。二、实验步骤:(一)硬件工程的初建:新建“demo_ucos工程图3-1鼠标左键双击桌面上的“Quartus II”快捷方式图标,耐心等待片刻,即可启动 “Quartus II”设计页面,如图3-1所示。在“Quartus II”设计页面内,鼠标左键单击File
2、- New Project Wizard,弹出“New Project 图3-2Wizard:introduction”,如图3-2所示.鼠标左键单击“next”按钮跳过此页,进入“New Project Wizard: Directory, Name, Top-level entity”页面。在“New Project Wizard: Directory, Name, Toplevel entity”页面:“the working directory for this project”(工程路径)可以任意填写,例如:“E:demodemo_ucosii。“工程的工作目录”如前“E:demod
3、emo_ucosii,表示将会在E盘上产生一个文件夹“demo”,在“demo”文件夹里产生另一个文件夹“demo_ucosii”(工程文件夹,保存工程文件),此实验后续步骤中产生的各种文件会自动保存到路径“E:demodemo_ucosii下。“the name of this project”(工程名字)填写为“demo_ucos”。 这里需要注意:由于“SOPC Builer”工具不能识别空格、中划线等符号,故实验所有步骤中如果需要命名,命名中不允许有空格、中划线出现,但“SOPC Builer”工具能识别下划线。“the name of the toplevel design enti
4、ty for this project”(工程顶层实体名称)会自动与工程名字相同,也为“demo_ucos,如图33所示.这里需要注意:编写顶层文件时注意这个名字.图3-3鼠标左键单击“next”按钮,会弹出如图34所示的问句.图34图3-5鼠标左键单击“是”按钮,进入“Add Files page 2 of 5”页,如图35所示。由于实验到这里还没有建立任何文档,再加上后面步骤中也可以添加,鼠标左键单击“Next”按钮跳过此页,进入“Family & Device Settings page 3 of 5”页面。在“Family Device Settings page 3 of 5页面:“
5、Device family”栏里的“family选择“Cyclone II”;图3-6“Available devices”栏里选择“EP2C70F896C6器件,其它为缺省设置,如图3-6所示。鼠标左键单击“next按钮的话,还会出现第4页EDA工具的设置和第5页的“Summary”,如果用到可以在此设置。由于目前没有用到,所以在这里就可以用鼠标左键单击“Finish”按钮,完成工程的初建。新建的“Quartus IIE:/demo/demo_ucosii/demo_ucosdemo_ucos”工程页面如图37所示。图3-7在“Quartus IIE:/demo/demo_ucosii/de
6、mo_ucos-demo_ucos”工程页面,“entity”栏下,可以看到“Cyclone II: EP2C70F896C6和工程名字“demo_ucos”.这里需要注意:工程初建过程牵涉到几个方面,过程中的步骤没有先后之分。例如,完成“Quartus II”工程的初建后,如果发现“entity栏里不是“Cyclone II: EP2C70F896C6”,比如是“Stratix II: AUTO”,如图3-8所示.图38鼠标左键双击或者箭头指着“Stratix II: AUTO”然后鼠标单击右键,在下拉菜单里点击“settings”,两种方法都能使“Settings-demo_ucos”的设
7、置页(如图3-6所示)弹出,在“Device中可以重新设置。图3-9初建的“Quartus IIE:/demo/demo_ucosii/demo_ucosdemo_ucos”工程页面,会自动保存在路径“E:demodemo_ucosii”下,如果在“Quartus II”工程页面关闭时想要完成工程后续设计,可以打开此路径下的工程文件夹“demo_ucosii”,如图39所示。鼠标左键双击带有蓝色“Quartus”图标的“demo_ucos”文件,就可以打开“Quartus IIE:/demo/demo_ucosii/demo_ucosdemo_ucos”工程页面。(二)利用“SOPC Buil
8、der”工具配置硬件事实上,为了方便可以把实验2的硬件配置拷贝到实验3来用。在“Quartus IIE:/demo/demo_ucosii/demo_ucos-demo_ucos工程页面,鼠标左键单击“open按钮,弹出“打开”对话框。在对话框“查找范围选择实验2所在的路径“E:/demo/demo_MEMtest,把此路径下的“nios0.sopc文件拷贝到实验3所在的路径“E:/demo/demo_ucosii”下.鼠标左键双击“nios0。sopc文件,打开后可以重新配置硬件。有些在实验3需要用到的硬件可以保留,有些用不到的硬件可以一个个删除:鼠标左键单击硬件名称使其蓝色高亮,然后单击硬
9、件默认显示栏下的“Remove”按钮,即可删去此硬件。为了加深印象,这里还是把重新建立实验3工程的“SOPC Builder”工具页面全过程列出来供参考。图3-10在“Quartus II-E:/demo/demo_ucosii/demo_ucos-demo_ucos”工程页面,鼠标左键单击Tools SOPC Builder,弹出“Create New System”对话框.在“Create New System”对话框里:“System Name”项后输入“nios0”(也可以取其他名称);“Target HDL项一般选择“Verilog”。如图310所示.鼠标左键单击“OK”按钮,弹出配
10、置这个工程硬件的“SOPC Builder”工具页面,如图311所示。在“SOPC Builder工具页面可以添加实现此工程所需硬件,形成良好的硬件系统.添加的硬件会在默认空白区出现,并且可以修改、删除,在默认空白区还显示硬件的主从连接. “Target HDL”项一般选择“Verilog,表示“SOPC Builder”会将你稍后所配置的IP,以Verilog表示,若你熟悉VHDL,也可以选择VHDL。这里的设定不是限制了日后只能用Verilog或VHDL写代码,因为Quartus II本来就允许Verilog与VHDL混合編程,也就是说Verilog的module可以使用VHDL的enti
11、ty,VHDL的entity可以使用Verilog的module,最后都能顺利编译.图3-11图3-12这里需要注意:如果配置硬件的过程中暂停设计,关闭“SOPC Builder工具页面会弹出一个问句,如图3-12所示。鼠标左键单击“Save”按钮,建立的硬件系统信息就保存到路径“E:/demo/demo_ucosii”下的文件“nios0。sopc”中。如果需要再次打开此工程的“SOPC Builder工具页面想要完成后续的硬件配置,可以先打开“Quartus IIE:/demo/demo_ucosii/demo_ucos-demo_ucos”工程页面(方法如图3-9所示),在工程页面内,鼠
12、标左键单击“open”按钮弹出“打开”页面。在“查找范围找到路径“E:demodemo_ucosii”下的“nios0。sopc”文件,鼠标左键双击 “nios0。sopc” 文件即可打开此工程的“SOPC Builder工具页面.(三)配置硬件1定义时钟 图3-13确认“SOPC Builder”工具页面的“Target/Device Family”是“Cyclone II。在如图3-13所示的“Clock Settings”栏里可以看到50.0MHz,代表Nios II CPU在DE2-70可以运行在50.0MHz,但这时CPU降频在跑,正常情況下,Nios II CPU在DE2-70可以
13、运行100.0MHz,所以可以用PLL将clk倍频成100.0Mhz.2增加用来保存 Nios程序的片上存储器(On Chip Memory(RAM or ROM)“On Chip Memory”在FPGA芯片内,是DE2-70上所有存储器中存储量最小,但是速度最快的存储器。在“SOPC Builder”工具页面,鼠标左键单击System Contents Component Library Memories and Memory Controllers - On Chip - On Chip Memory(RAM or ROM) Add 。弹出“on chip memory设置页面,如图3-
14、14所示。在“on chip memory”设置页面:图3-14“Total Memory Size”设置为80960;其他为缺省设置,鼠标左键单击“Finish”按钮。不用管状态框里的错误,添加 Nios处理器后会自动消失。“Total memory size”与能使用的M4K存储器数量、FPGA、Nios II CPU和Megafunction(如fcfifo)都会影响“Onchip Memory”的size,本教程使用 80k.图3-15“On Chip Memory”会在“SOPC Builder工具页面默认空白区有显示如图315所示。如果想修改“On Chip Memory的设置,可
15、以左键双击硬件名称,会重新弹出如图3-14所示的设置页面. 对于其他硬件来说,方法类似.把“onchip_memory2_0”改成“onchip_mem”。3添加Nios II/s处理器(Nios II Processor)在“SOPC Builder工具页面,鼠标左键单击System Contents-Component Library-Nios II Processor Add,弹出“Nios II Processor设置页面。在“Nios II Processor”设置页面:设置Nios II/f处理器, “Reset Vector”指向“cfi_flash,“Exception Vec
16、tor指向“onchip_mem” ,如图3-16所示。这里需要注意:如果在添加CPU之后才添加“cfi_flash”,一定要记住回头修改CPU的“Reset Vector”,使其指向“cfi_flash”。鼠标左键单击“Finish按钮,把“cpu_0”改成“cpu”。图3164添加调试接口(JTAGUART)在“SOPC Builder”工具页面,鼠标左键单击System ContentsComponent LibraryInterface Protocols Serial JTAG UART Add,弹出“JTAG UART”设置页,如图317所示.使用缺省设置,鼠标左键单击 “Fini
17、sh”按钮。图3-17把“jtag_uart_0改成“jtag_uart”。JTAG UART是PC与SOPC进行序列传输的一种方式,也是Nios II CPU标准的输出/输入设备。如printf()通过JTAG UART,经过USB Blaster将输出结果显示在PC的Nios II EDS上的console,scanf()通过USB Blaster经过JTAG UART将输入传给SOPC。5添加两个内部定时器(Interval Timer)图3-18在“SOPC Builder工具页面,鼠标左键单击System Contents-Component Library-Peripherals
18、Microcontroller Peripherals - Interval Timer Add,弹出“Interval Timer设置页,按照图3-18所示设置,鼠标左键单击“Finish”按钮。把“timer_0”改成“timer”。同样方法再添加一个“time_1,把名字改为“timestamp.6添加系统ID(System ID)图3-19在“SOPC Builder”工程页面,鼠标左键单击System Contents-Component LibraryPeripherals Debug and Performance System ID PeripheralAdd,弹出“Syste
19、m ID peripheral”设置页面,如图3-19所示。使用缺省设置,鼠标左键单击“Finish”按钮,把“sysid_0的名称改为“sysid.“SOPC Builder”会使用System ID为每个系统提供识别符号,Nios II EDS可以识别符号防止使用者往FPGA上烧录了与“。ptf”不符合的“.sof”.7增加PLL本实验需要两个时钟:(1) 100MHz的C0,用于“nios0”硬件系统总线的clk_c0_cpu;(2) 100MHz的C1 ,用于SDRAM的clk_c1_sdram。这里需要注意:c1的“Clock phase shift设置为-65deg,对SDRAM超
20、频,使实验数据更漂亮。在“SOPC Builder”工具页面,鼠标左键单击System Contents-Component Library PLL PLL Add。在弹出的对话框里,鼠标左键单击“Launch Alteras ALTPLL MegaWizard”,使按钮周框内侧出现虚方框,如图3-20所示。图3-20图3-21鼠标左键单击“next”按钮,进入ALTPLL多项设置页面.默认进入的页面是: 1 parameter settings栏的“General / Modes设置页,显示为: 1 parameter settings为深兰色背景,“General / Modes”为Gen
21、eral / Modes ,如图321左上角所示,此页缺省设置。鼠标左键单击 2 output clocks栏,默认转换到“c03-Core/External output clocks”的设置页面,在“c03Core/External output clocks”的设置页面: 2 output clocks为深兰色背景,“clk c0”为clk c0,“clk c0”各参数按照图3-22所示页面设置。图3-22图323鼠标左键单击2 output clocks栏下的“clk c1”,进入“c13-Core/External output clocks”的设置页,页面显示: 2 output
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