毕业设计eda技术实用教程eda课程设计报告.doc
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1、EDA课程设计报告 课程:EDA技术实用教程 学院:电子与信息工程学院 班级: 姓名: 学号: 教师: 完成日期:2013.01.02 目录实验一、3-8译码器的仿真5实验二、2选一多路选择器8实验三、十进制计数器10实验四、四选一多路选择器14实验五、ADC0809采样状态机20实验六、11010011序列检测23实验七、两个8位乘8位的有符号数乘法器25实验八、全加器27实验九、LPM_COUNTER计数模块29实验十、LPM_COUNTER计数模块例化31实验十一、LPM随机存储器的设置和调用33实验十二、LPM_ROM的定制和使36实验十三、FIFO定制38实验十四、LPM嵌入式锁相环
2、调用39实验十五、NCO核数控振荡器使用方法40实验十六、使用 IP CORE设计FIR滤波器42实验十七、数字时钟43实验十八、交通灯47实验一、3-8译码器的仿真一:实验名称:3-8译码器仿真二:实验要求:熟悉对max+plus10.0的使用,并且能简单的使用进行3-8译码器的仿真和论证。三:实验步骤:1:使用max+plus10.0软件,设计3-8译码器的实验原理图如下所示:图1 实验原理图2:波形的仿真与分析启动max+plus10.0Waveform editor菜单,进入波形编辑窗口,选择欲仿真的所有IO管脚。如下图所示:图2 波形编辑为输入端口添加激励波形,使用时钟信号。选择初始
3、电平为“0”,时钟周期倍数为“1”。添加完后,波形图如下所示:图3 添加激励后的波形打开max+plus10.0Simulator菜单,确定仿真时间,单击Start开始仿真,如下图所示:图4 仿真过程图5 仿真结果四:实验结论:使用max+plus10.0能很好的完成很多电路的仿真与工作。实验二、2选一多路选择器一、原理图设计输入法图一 2选1多路选择器结构体 图二 电路编译结果图三 波形仿真由波形图可知:当a、b两个输入口分别输入不同频率信号时,针对选通控制端s上所加的不同电平,输出端y将有对应不同信号输出。例如当s为低电平时,y口输出了来自a端的较高频率的时钟信号;反之,即当s为高电平时,
4、y口输出了来自b端的较低频率的时钟信号。二、文本设计输入(VHDL)法图四 2选1多路选择器(VHDL)图五 2选1多路选择器(VHDL)波形图图六 2选1多路选择器(VHDL)引脚分布图实验三、十进制计数器一、VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_UNSIGNED.all;entity CNT10 isport (CLK,RST,EN,LOAD: IN STD_LOGIC; DATA: IN STD_LOGIC_VECTOR(3 DOwNTO 0); DOUT: out std_logic_vect
5、or(3 DOWNTO 0); COUT: OUT STD_LOGIC);ENd entity CNT10;ARCHITECTURE behav of CNT10 ISBEGINPROCESS (CLK,RST,EN,LOAD)variable Q: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST=0 THEN Q:= (OTHERS=0);ELSIF CLK EVENT AND CLK =1 THENIF EN=1 THENIF (LOAD =0) THEN Q:=DATA; ELSEIF Q0);END IF;END IF;END IF;END IF;IF
6、 Q=1001 THEN COUT=1;else COUT=0; END IF;DOUT =Q;END PROCESS;END behav;它是一个带有异步复位和同步加载功能的十进制加法计数器。 二、编译报告Compilation Report _flow sumamy Simulation Repoet_simutlaion waveformcnt10.vwf由图可知,(1)当计数使能EN为高电平时允许计数;RST低电平时计数器被清零。(2)由于LOAD是同步加载控制信号,其第一个负脉冲恰好在CLK的上升沿处,故将5加载于计数到9,出现了第一个进位脉冲。由于LOAD第二个负脉冲未在CLK上升
7、沿处,故没有发生加载操作,而第3、4个负脉冲都出现了加载操作;(3)当计数器每次计到9时,输出为高电平,而且计数器又从0开始重新计数三、RTL图四、symbol cnt10.bdf实验四、四选一多路选择器一、用IF_THEN语句实现4选1多路选择器图一 用IF_THEN语句实现4选1多路选择器文本设计输入图二 程序运行编译结果图三 四选一多路选择器的电路仿真波形图由上图可知: 当sel=11时,y=intput3;当sel=10时,y=intput2;当sel=01时,y=intput1;当sel=00时,y=intput0;实现了四选一功能。 图四4选1多路选择器RTL电路图图五 4选1多路
8、选择器Symbol二、用CASE语句实现4选1多路选择器图六 用CASE语句实现4选1多路选择器文本设计输入图七 程序运行编译结果图八 四选一多路选择器的电路仿真波形图由上图可知(s=s1&s2): 当s=00时,z=a;当s=01时,z=b;当s=10时,z=c;当s=11时,z=d;实现了四选一功能。图九 4选1多路选择器RTL电路图图十 4选1多路选择器Symbol三、用WHEN_ELSE语句实现4选1多路选择器图十一 用WHEN_ELSE语句实现4选1多路选择器文本设计输入图十二 四选一多路选择器的电路仿真波形图由上图可知(sel=b & a): 当sel=00时,q=i0;当sel=
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