verilog实验之密码箱实验报告.doc
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1、Verilog实现密码箱1.功能概述小脚丫开发板的有4位拨码开关,可以表示数字0-9,有两个七段数码管,所以密码设为两位(0099),初始密码00,利用四位拨码开关(sw)输入密码,,按下个位确认按键(low),在数码管上显示个位数字;再次输入密码,按下十位确认按键(high),在数码管上显示十位数字。按下确认按键(enter),比较密码正误,若正确,实现开锁功能,用led8灯亮表示;错误,实现报错功能,用led1灯亮表示;连续错三次,实现警报功能,用8个灯全亮表示,此时只有重置(rst)才能重新输入密码。初始密码为21。为保证安全性,只有在开锁状态下,才可修改密码,修改拨码开关数值,按下个位
2、确认按键(low),设置新密码个位,再次修改拨码开关数值,按下个位确认按键(high),设置新密码十位(实际上两个位密码修改与输入顺序不影响)。再按下重置键(rst),即可重新输入密码。同时在使用按键时,注意到了消抖。2.效果展示密码错误密码正确修改后密码正确视频展示(双击播放)3.代码分析一、密码显示在数码管上always(*)/数码管显示控制模块begincase(code_low)4d0:seg_led1=9b000111111;/数码管1显示04d1:seg_led1=9b000000110;/14d2:seg_led1=9b001011011;/24d3:seg_led1=9b001
3、001111;/34d4:seg_led1=9b001100110;/44d5:seg_led1=9b001101101;/54d6:seg_led1=9b001111101;/64d7:seg_led1=9b000000111;/74d8:seg_led1=9b001111111;/84d9:seg_led1=9b001101111;/9default:seg_led1=9b100111111;/0endcasecase(code_high)4d0:seg_led2=9b000111111;/数码管2显示04d1:seg_led2=9b000000110;/14d2:seg_led2=9b0
4、01011011;/24d3:seg_led2=9b001001111;/34d4:seg_led2=9b001100110;/44d5:seg_led2=9b001101101;/54d6:seg_led2=9b001111101;/64d7:seg_led2=9b000000111;/74d8:seg_led2=9b001111111;/84d9:seg_led2=9b001101111;/9default:seg_led2=9b100111111;/0endcaseend二、密码比对判断always (posedge clk) /密码判断beginif(!rst)beginwrong_c
5、nt=2b00; /初始错误次数为0code_low=4b0000;code_high=4b0000;led=8b11111111;endelse if(low_d)begincode_low=sw;endelse if(high_d)begincode_high=sw;endelse if(enter_d)beginif(wrong_cnt!=2d2)beginif(code_low=Y&code_high=X)|(code_low=newcode_low&code_high=newcode_high)beginled=8b01111111; /密码正确,led8亮wrong_cnt=2d0
6、;endelsebeginled=8b11111110; /密码错误,led1亮错误次数加一wrong_cnt=wrong_cnt+1;endendelse led=8b00000000; /密码输错三次,报警endend三、密码修改实现/修改控制模块always (posedge clk)beginif(!rst)change=0;else if(led=8b01111111)change=1;if(change=1&high_d)beginnewcode_high=sw;endelse if(change=1&low_d)beginnewcode_low=sw;endendendmodul
7、e四、按键消抖实现/按键消抖模块module debounce (clk,rst,key,key_pulse); parameter N = 2; /要消除的按键的数量 input clk; input rst; input N-1:0 key; /输入的按键output N-1:0 key_pulse; /按键动作产生的脉冲 reg N-1:0 key_rst_pre; /定义一个寄存器型变量存储上一个触发时的按键值 reg N-1:0 key_rst; /定义一个寄存器变量储存储当前时刻触发的按键值 wire N-1:0 key_edge; /检测到按键由高到低变化是产生一个高脉冲 /利用
8、非阻塞赋值特点,将两个时钟触发时按键状态存储在两个寄存器变量中 always (posedge clk or negedge rst) beginif (!rst) beginkey_rst = N1b1; /初始化时给key_rst赋值全为1,中表示N个1 key_rst_pre = N1b1; end else beginkey_rst = key; /第一个时钟上升沿触发之后key的值赋给key_rst,同时key_rst的值赋给key_rst_prekey_rst_pre = key_rst; /非阻塞赋值。相当于经过两个时钟触发,key_rst存储的是当前时刻key的值,key_rs
9、t_pre存储的是前一个时钟的key的值 end end assign key_edge = key_rst_pre & (key_rst);/脉冲边沿检测。当key检测到下降沿时,key_edge产生一个时钟周期的高电平 reg17:0 cnt; /产生延时所用的计数器,系统时钟12MHz,要延时20ms左右时间,至少需要18位计数器 /产生20ms延时,当检测到key_edge有效是计数器清零开始计数 always (posedge clk or negedge rst)beginif(!rst)cnt = 18h0; else if(key_edge) cnt = 18h0; else
10、cnt = cnt + 1h1; end reg N-1:0 key_sec_pre; /延时后检测电平寄存器变量 reg N-1:0 key_sec; /延时后检测key,如果按键状态变低产生一个时钟的高脉冲。如果按键状态是高的话说明按键无效 always (posedge clk or negedge rst)beginif (!rst) key_sec = N1b1; else if (cnt=18h3ffff) key_sec = key; end always (posedge clk or negedge rst)beginif (!rst)key_sec_pre = N1b1;
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