选题背景、依据、意义、研究内容及现状分析.doc

个人收集整理 勿做商业用途背景：从 20 世纪中叶的无线电时代,到 21 世纪以计算机技术为中心的智能化加信息化的现代电子时代，电子系统发生了巨大的变化。现代电子系统愈发庞大和复杂，很多应用要求能够在现场进行实时的高速运算,并对系统进行有效地控制。作为这一需求的解决方案，嵌入式计算机应用系统（Embedded System)已成为现代电子系统的核心技术。早期的嵌入式系统是将通用计算机经改装后嵌入到被测控对象去，实现数据采集、分析处理、状态显示、输出控制等功能。随着大规模集成电路技术的发展，中央处理器 CPU、随机存取存储器 RAM、只读存储器 ROM、输入/输出端口 I/O等主要的计算机功能部件可以集成在一块集成电路芯片上，这颗芯片就被称为单片机。与改装普通计算机相比，单片机具有性能高、速度快、体积小、价格低、稳定可靠、应用广泛、通用性强等突出优点,因此迅速成为最普及的嵌入式应用系统方案。起初的单片机只是按嵌入式应用技术要求而实现的普通计算机单芯片化。为了满足嵌入式应用要求，单片机不断地增强其控制功能与外围接口功能,尤其是突出控制能力，即满足实时控制方面的需求。现代的单片机更多的时候被称为微控制器（MCU),与普通的微型计算机相比,在硬件结构、指令系统、I/O 端口、功率消耗及可靠性等方面均已有了很大的差别。随着嵌入式计算应用大潮的到来，单片机已经在电信、家用电器、工业自动化控制、商用电子、仪器仪表、汽车电子、军用电子等嵌入式自动控制领域得到了广泛的应用。作为最典型、最广泛、最普及的嵌入式计算机应用系统，单片机的应用必将导致传统控制技术发生巨大变革，加速人类从工业社会到信息社会的转变。依据：意义：研究内容:指令译码器（IDEC）一条指令从指令寄存器读出后，就被送到 IDEC 模块译码。IDEC 将指令按不同的字段分解为操作码和操作数两部分，操作码通过译码电路生成微控制信号决定 ALU 等模块进行的运算，操作数则需要首先判断是 RAM 地址还是立即数:如果是 RAM 地址，就在 S1 节拍对该地址进行读操作，将其所存储的数据发到数据总线 DB 上；如果是立即数在 S1 节拍就直接将其发到 DB 上。指令译码器是 MCU 的核心模块之一，对操作码进行集中的分析处理,具有较复杂的运算控制功能。IDEC 采用了分步译码的结构。从 IRA 读取指令后，首先对 IRA13、IRA12两位译码，确定该指令的类别。11 对应立即数操作类指令，01 对应位操作类指令,10 对应 GOTO 和 CALL 两条控制类指令（这是两条影响 PC 的程序分支指令），00 对应字节操作类指令，以及剩下的 5 条控制类指令：CLRWDT、SLEEP、NOP、RETFIE、RETURN，这 5 条控制类指令的特点是高 7 位全为 0.IRA 高两位译码完成后就可以判断指令的类别，然后分类继续进行译码.在后面的译码过程中也采用了这种先对高位译码判断类别再分类处理的译码结构。译码完成后对应的微控制信号即传送至 ALU、CONTROLLER 等模块进行操作。IDEC 的主要部分是组合逻辑构成的译码电路,组合逻辑电路由于电路的传输延迟，会导致一些微控制信号产生毛刺。大部分指令不受毛刺的影响，唯一例外的是 SLEEP 信号。因为 SLEEP 信号是某些触发器的时钟信号,如果产生毛刺，则会造成这些触发器的误触发。为此专门为 SLEEP 设计了一个触发器，在 MC0为高电平的 S1 节拍系统时钟上升沿触发,此时译码信号已足够稳定,这样就消除了可能出现的毛刺。触发器在下一周期 S0 被清零。下面是指令和微控制信号的对照表，等号左边表示微控制信号，右边表示会产生该信号的指令./加使能指令组ENADD = ADDWF SUBWF INCF | INCFSZ | DECF DECFSZ ADDLW | SUBLW,/与使能指令组ENAND = ANDWF | BCF | BTFSC BTFSS | ANDLW,/或使能指令组ENOR = IORWF | BSF | IORLW，/面向位的指令组DCtK = BCF | BSF | BTFSC BTFSS,/涉及到 W 寄存器的指令组AtK = H0 | IORWF ANDWF XORWF | ADDWF | SUBWF | IORLW |ANDLW XORLW ADDLW | SUBLW，/需要取补码或反码的指令组，其中前三条指令需要取补码,后两条/需要取反码INVK = DECF COMF DECFSZ BCF | SUBWF | SUBLW,/需要在运算中加 1 的指令组CIN = INCFSZ | INCF SUBWF |SUBLW,/影响进位标志位的算术运算类指令组ENCF = ADDWF SUBWF | ADDLW SUBLW，ENCFRL = RRF | RLF,/影响零标志位的指令组ENZF = ADDWF | SUBWF DECF IORWF ANDWF | XORWF COMF | INCF | IORLW ANDLW | XORLW MOVF CLR ADDLW |SUBLW,/执行结果送至 f 寄存器的指令组UtF = DESF BCF | BSF，/执行结果送至 W 寄存器的指令组UtA = DESA | RETLW MOVLW | IORLW ANDLW | XORLW|ADDLW |SUBLW，/控制类指令组CLRP = H0 | CLR，/跳转类指令组13第三章 MCU 控制逻辑设计LDPC0 = GOTO | CALL,NEWI = BTFSC INCFSZ | DECFSZMCU 的运算逻辑主要指算术逻辑单元(ALU）。ALU 的作用是:根据IDEC 译码得到的微控制信号，在正确的时钟节拍对数据总线上的数据进行算术运算、逻辑运算、移位运算等操作，运算结果根据要求发回 DB 或写入相应寄存器,有些操作还会影响到状态寄存器中的状态位.ALU 需要能够完成与 PIC16系列单片机完全兼容的全部 35 条指令的相应操作,主要包括加、减、加 1、减 1、与、或、非、异或、带进位左移、带进位右移、高低字节交换几类。控制类及数据转移类指令，也有相应的体现.除以上功能外,还具备一级 8 位堆栈电路,以满足中断响应的要求。ALU 除需接入数据总线 DB、指令总线 IRA9:7(位选位）外，还需指令译码器的运算使能信号、控制器的控制信号，以及节拍信号。ALU是 MCU 的核心模块之一， ALU 的设计水平在很大程度上决定了一款 MCU 的工作能力。ALU 的结构ALU 的结构可以分为三部分，第一部分负责操作数的处理输入，第二部分负责操作数的运算，第三部分负责结果的选择输出.结构示意图见图 4-1.操作数从图中结构体的最左侧进入，由运算性质决定是取操作数本身还是取反,以及是否要有进位输入;接下来是运算体，包括一个 4 位加法器，一个 4 位与门，一个 4 位或门和一个 4 位异或门；最后是结果输出,从第二级算术运算和逻辑运算的结果里选择需要的结果送到数据总线上或保存在 ALU 内部的 W 寄存器里。由结构图可以看出每一次运算所有的运算体都参与,但是只有所要求的结果才会被选中并送出。传统的 PIC 系列 RISC 微控制器使用 8 位的运算单元，两级流水线定义为：第一级,取指，第二级，在指令译码器中编译出指令，在 ALU 中进行相应的运算,最后将运算结果写入数据存储器或累加寄存器 ACC.我们的单片机在不改变两级流水线结构和一个机器周期 4 个节拍信号的前提下,采用了一种改进的ALU 设计方法：使用 4 位的运算单元，用一个节拍的时间取指译码,然后分两个节拍分别进行低 4 位和高 4 位的运算，即在 ALU 内部再次流水线作业,最后一个节拍回写结果。改进后的 ALU 等效门数比传统方案减少了 33,显著地减小了 ALU 的面积和功耗.图 4-1 ALU 结构框图4.2.2 ALU 的工作流程ALU 的工作集中在 S1S3 节拍，下面顺序介绍。S1 节拍：完成数据的读入和低 4 位的运算及保存。CLRP 是由 IDEC 输出的微控制信号,！CLRP 是 ALU 中使能外部数据输入的信号。当 CLRP 为 0（系统执行所有的立即数操作指令、所有的位操作指令、除 CLRF、CLRW、MOVWF3条指令外的其他字节操作类指令、GOTO 和 CALL 两条控制类指令）时,在 S1节拍 DB 上的 8 位数据被传送到 ALU，其中低 4 位作为第一操作数 PP，高 4 位在系统时钟下降沿存入 4 位寄存器 P74；第 2 操作数 KK 根据指令类型,决定是由表示位数的 3 位指令码译码得到还是取自 ALU 自己内部的累加器，取低 4 位。在 S1 节拍进行运算，在系统时钟下降沿将结果存入 U3:0。S2 节拍：完成高 4 位的运算和保存。将高 4 位读入 PP 作为第一操作数,KK 取已经选定的变量的高 4 位作为第 2 操作数，进行运算。在系统时钟下降沿将结果存入 U7：4。S3 节拍，UtD 为 1。如果没有移位运算则直接将 U 发送到 DB，如果有移位就把数据发送到相应的位上。UtF=1 那么系统时钟高电平时结果写入 RAM(见RAM 模块），UtA=1 那么系统时钟下降沿结果写入 W。运算结果的产生ALU 的算术和逻辑运算电路由算术加(包括加 1、减 1、加法、减法 4 种情况）、逻辑与、逻辑或、逻辑异或 4 部分组成,4 种运算的结果和 4 个运算输出使能信号各自相与（即使使能信号为 0,计算还是进行了，只是输出被屏蔽而已），通过或门输出给结果中间寄存器 UU，当前进行的运算输出使能信号为 1,其他为 0,这样就可以把当前进行的运算结果输出到 UU。加 1 由 CIN=1 完成。加 1 由 CIN=1 完成。减法是通过取反加 1 完成，即需要 KK 取反,且 CIN=1。减 1 操作时 AtK、DCtK 均为低电平，且 INVK=1，则KK=4b1111，PP 与其相加即实现减 1。如果指令启动与、或运算，与使能信号ENAND、或使能信号 ENOR 为高电平，UU 为相应的运算结果 UAND、UOR。其中位清 0 指令，需要将源自独热的 DCBIT 传来的 KK 取反,则 KK 在欲清 0位为 0，其他各位都为 1，然后进行与操作，即实现位的清 0.位置 1 只需直接将 PP 与相应 KK 进行或操作即可。如果指令启动异或操作，ENADD、ENAND、ENOR 均为低电平，它们的或非信号 ETMP 为高电平，UU 选择异或运算结果UXOR。除按位异或外，对外部数据的取反也是在这里进行，KK 先变为 4b1111，PP 再与其按位异或，即完成了取反.在移位运算时,根据移位信号把数发送到 U 对应的位上就可以了.图 42为 ALU 执行指令时的仿真波形图。图中 200ns 开始验证了 MOVLW 指令，将 d9H 送入 ACC。此后验证了ADDLW、IORLW、XORLW、SUBLW 几条典型指令，1000ns 到 1200ns 为减法指令并且预算结果欲写入 PCL。1200ns 至 1400ns，MC0=0，MC1=1，S1 节拍DB 上的数值为上个机器周期的运算结果 24H.此后 S3 节拍，DB 上的数值变为了 b4H，这是由于 MC0 仅需在 S1 节拍锁住 ALU，使得 S1 节拍低 4 位运算结果保持不变，从而保证 PCL 在 S1 节拍得到正确的数值。S2 节拍 ALU 对高 4 位进行了运算，执行过程为 b0010b0110=b0010+b1001+b0001=b1011,所以 S3 节拍 DB 上的数值为 B4H，但此结果并不会影响到 PC，因为 PCL 仅在 S1 节拍末接受数据。1400ns 至 2200ns 验证了 RLF、RRF、SWAPF、BCF 指令。此后验证中断功能，IEXE 变为高电平后的 S1 节拍末（2300ns）ACC 值 6aH 压栈到 ACCSTK，2400ns 到 2600ns 执行 MOVLW 指令,将 d9H 送入 ACC，2600ns 开始执行 RETFIE指令，2800ns 后 ACC 恢复原值 6aH。第五章 MCU 存储器设计这款 MCU 的程序存储介质为 ROM,容量 8kx14，数据存储介质为 RAM,容量 128x8，均是使用了厂家提供的成熟 IP 核心.我们需要设计的是 ROM/RAM的外围电路，即存储介质与 MCU 核心的交互接口。5.1 程序存储器外围电路（ROM）5。1。1 程序存储器外围电路的功能程序存储器外围电路的功能是：在系统给出一定的 PC 地址信号,并且使能端使能的情况下,将存储的指令码传送至指令总线，引导单片机进行正确的运算和控制.图 51 为程序存储器结构框图。图 5-1 程序存储器结构框图5。1。2 程序存储器外围电路的设计ROM 外围电路的主要工作分两部分：将当前指令发送到 IDEC。在 ROM 读使能时，根据 PC 值将对应地址指令码读取到指令寄存器 ROMDB；在 MCO 为高电平的指令周期的 S0 节拍的系统时钟上升沿,将指令码锁存到指令总线 IRA，提供给 IDEC 准备译码。具体实现是ROM8kPC 通过一个 3 态门输出给 ROMDB，ENOSC 作为 3 态门控制信号。IRA的输入信号经过一个选择器，由 S0MC0 决定是输出 ROMDB 的值还是继续锁存 IRA。总共有 14 个这样的单元来完成 14 位指令码的读取和发送.发送立即数.在 IRA13为 1，也就是指令码为立即数操作时，如果由35CONTROLLER 模块输出的 IDEC 译码使能信号 PLAEN 为高电平，那么在 S1 节拍将 IRA 低 8 位发送到 DB 上。总共有 8 个这样的单元来完成 8 位数据的发送。ROM 外围的 14 位寄存器阵列由 14 个触发器组成，三态控制器由 8 个三态门组成,一些辅助的控制逻辑由一些基本组合逻辑电路组成。图 5-2 和图 53 为ROM 外围电路的门级仿真波形。图 52 ROM 控制电路仿真波形图 1图 5-3 ROM 控制电路仿真波形图 2第五章 MCU 存储器设计36由图 52 和图 53 可见，ENOSC 为低电平时 ROMDB 为高阻态，指令寄存器输入被断开，则 S0 系统时钟上升沿 IRA 为 XXXX，DB 对其读数为 XX.MC0在 950ns 至 1550ns 被置 0，指令寄存器由于受到 MC0 的控制作用，输出返回到输入端,其值不变,相应 DB 值也不变。在这一段内，ENOSC 有一段被置 0，但没有对 IRA 造成任何影响.PLAEN 在 1750ns 至 2350ns 为 0，前半段虽然 IRA最高位为 1，但受 PLAEN 控制，DB 读不到数.后半段，即 2050ns 后 IRA13为 0，因此 DB 一直为高阻态。5.2 数据存储器外围电路（RAM）5。2。1 数据存储器外围电路的功能数据存储器（RAM)，又称作文件寄存器，用于存储 CPU 在执行程序过程中所产生的中间数据，按功能分为特殊功能寄存器和通用寄存器.本模块实现的是对 12 个特殊功能寄存器和 128 个单元的通用寄存器的读写控制。5。2.2 数据存储器外围电路的设计RAM（文件寄存器)共有 256 个单元,组织为两页，每页 128 个,寻址范围为 00h-7Fh 和 80h-FFh.RAM 单元可以分为特殊功能寄存器和通用寄存器。并不是所有 256 个逻辑地址都有相应的物理单元相对应.MCU 共有 12 个特殊功能寄存器，其中间接寻址寄存器 INDR 物理上不存在，访问 INDR 就是对文件选择寄存器 FSR 指定的寄存器单元进行操作，若 FSR=00h那么访问 INDR 就相当于访问非物理区。在电路实现上为了便于设计,特殊功能寄存器分散在电路各个模块中。图 54 为基本 RAM 模块的结构图.图中两边的 fileaddress 数字表示 RAM单元的逻辑地址,灰色的部分表示物理上并不存在的地址.如图所示，通用寄存器（GPR）占用第一页的 20h7Fh 和第二页的 A0hBFh，共 128 个单元。这些逻辑地址是不连续的，而现实电路中 128x8RAM 的物理地址是连续的,RAM 外围电路需要通过地址转换，将逻辑上的 A0hBFh 映射到物理上的 00h-1Fh 去。这是通过使用组合逻辑将逻辑地址与物理地址对应起来实现的。九章 MCU 的动态时序仿真和静态时序分析63逻辑模拟方式运行，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的 50,而最大的问题是难以保证足够的覆盖率。鉴于此，这种方法已经越来越少地用于时序验证，取而代之的是静态时序分析技术.静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少.它完全克服了动态时序验证的缺陷,适合进行超大规模的片上系统电路的验证，可以节省多达 20的设计时间。静态时序分析能提供验证百万门级设计所要求的能力，并在一个合理的时间内完成。静态时序分析也存在自己的局限性。它只能确保综合后生成的网表在时序上没有违反,但是如果综合后的网表在电路功能上与 RTL 代码不一致就无法检查出来。因此通常还需配套使用检查网表功能一致性的形式验证工具。9.4 使用 Primetime 对 MCU 进行静态时序分析本设计使用的静态时序分析工具是 Synopsys 公司的 Primetime。Primetime 提供两种用户界面,图形用户界面（GUI）和基于 Tcl 的命令行界面 pt_shell.使用Primetime 的一般步骤是20：设置设计环境。首先使用 set search_path 和 set link_path 命令设置设计和库的查找路径，在定义 link_path 时必须把所有的库文件都写入里面，否则会导致连接的失败。读入设计和库文件，设置基本的时序约束，例如时钟的参数，时钟到门的建立和保持时间等。设置完毕后使用 check_timing 命令进行检查，可以检查是否有遗漏的端口没有添加约束。指定时序约束.包括定义时钟周期、波形、时钟不确定度、潜伏时间、输入输出端口的延时，以及为所有输入端设置驱动单元，为所有输出端设置电容负载。可以将这些约束保存为 dcsh、tcl 或 pt 格式的脚本文件，下次使用时直接调用.设置时序例外。包括设置多循环路径,设置虚假路径，定义最大最小延时、路径的分段。静态时序分析会自动检测硬件上所有可能的路径是否存在时序违反，而不管这些路径在设计中是否可能真的有数据通过。因此正确指定虚假路径可以大大减少误报。指定的路径必须是完整有效的路径，具备正确的起点和终点.完成上述步骤后,就可以生成报告文件，检查设计中是否存在时序上的违反.九章 MCU 的动态时序仿真和静态时序分析62图 9-2 MCU 系统仿真波形图 2图 92 前面部分是一些典型指令的验证.55950ns 后对比较器控制电路进行验证,从图中可以看到 C1OUT 变为高电平，CK 变为 62H，完全符合设计目的。9。3 静态时序分析介绍仿真技术是 ASIC 设计过程中应用最多的验证手段，然而，现在的单片集成系统设计正在将仿真时间推向无法容忍的极限.在最后的门级仿真阶段，针对的是几十乃至几百万门的电路，对仿真器第一位的要求是速度和容量，因此，性能（仿真速度）和容量（能够仿真的设计规模)是验证中的关键因素，而此时仿真器还必须支持 SDF 返标和时序检查以确保验证的精度。传统上采用逻辑仿真器验证功能时序,即在验证功能的同时验证时序，它以九章 MCU 的动态时序仿真和静态时序分析61图 91 MCU 系统仿真波形图 1如图 9-1 所示，系统外部复位后一直有 PC 指向 0000H 单元，经过 NWDTO上升沿后,下个机器周期 S0 节拍系统时钟上升沿将 rom8kPC 值读入 IRA 中,此后先执行第一条指令，执行 GOTO 0040H，则 MC0 出现上升沿,导致系统内部复位结束，RSTb 变为高电平，但 PC 值仍然为 0000H。这是由于 RSTb 变为高电平有延时，但这并不影响系统工作.继续执行 0000H 单元内容 GOTO 0040H，PC 跳转为 0040H.此后验证了典型的算术逻辑运算指令。MCU 的动态时序仿真和静态时序分析在 ASIC 设计完成后，需要对其进行验证以确定设计是否能实现要求的功能。一般来说，要分析或检验一个电路设计时序方面的特征有两种主要手段:动态时序仿真(Dynamic Timing Simulation）和静态时序分析(Static TimingAnalysis）.动态时序仿真的优点是比较精确而且适用于更多的设计类型,缺点是速度比较慢,同时由于依赖测试向量的人工编写,有可能无法覆盖所有的相关路径。静态时序分析的速度比较快,由于会对所有可能路径进行检查也不存在遗漏关键路径的问题。它的问题在于无法验证综合是否引入电路功能的改变，因此还需要形式验证的配合.9。1 动态时序仿真介绍动态时序仿真是指将编写好的测试向量作为系统的输入,然后检查输出的波形是否符合功能要求。时序仿真一般分为前仿真、门级仿真和后仿真三步。前仿真指对行为级或者 RTL 级设计的功能验证,属于纯粹的逻辑验证。前仿真的数据处理量较小，完全可以在单机上进行，也可以工作站上进行。这款单片机的设计过程中,前仿真主要用的是 Modelsim。 门级仿真指对逻辑综合所得的网表进行的功能验证,门级仿真涉及到了电路的时序信息，需要导入综合时自动提出的标准延时格式文件(SDF）。由于设计已经转为厂家标准库单元形式，门级仿真的数据处理量已经相当大。门级仿真一般都在工作站上进行.这款单片机的设计过程中,门级仿真工具用的是 Candence 公司 Verilog_XL。后仿真指布局布线完毕后对由版图文件导出的网表进行的功能验证，在加入门级延迟信息的基础上又加入了具体线路引起的延迟,属于后端设计。9。2 MCU 的门级仿真这款单片机的指令集共有 35 条，由于许多指令的执行，在物理上各部件的运作过程基本相同,因此，在各模块设计成功的前提下,只对一些典型指令作了仿真.图 9-1、92 为单片机的系统仿真波形图。PT 还提供了图形化的界面,可以形象地观察任意两端点之间所有路径的延时长短。经过对约束和虚假路径的合理约束,我们设计的 8 位 MCU 完全符合时序上的要求。现状分析：工具：MCU 的源代码使用 Verilog 语言编写，仿真工具使用 ModelSim 和 Verilog-XL，综合工具使用DesignCompiler,静态时序分析工具使用Primetime。完成后的MCU与微芯公司的 PIC 系列兼容,可以应用于需要嵌入式自动控制的各个领域。