计算机组成原理存储器课件举例讲解.pptx

计算机组成原理存储器课件举例讲解学习要求学习要求l理解存储系统得基本概念理解存储系统得基本概念l熟悉主存得主要技术指标熟悉主存得主要技术指标l掌握主存储器与掌握主存储器与CPUCPU得连接方法得连接方法l理解理解CacheCache得基本概念及工作原理得基本概念及工作原理l掌握掌握Cache-Cache-主存地址映射方法主存地址映射方法 2024/5/18 周六23、1 存储器概述存储器概述l3、1、1 存储器分类存储器分类 l3、1、2 存储器得分级结构存储器得分级结构l3、1、3 存储器得技术指标存储器得技术指标2024/5/18 周六33、1、1存储器分类存储器分类(1/3)l按存储介质分按存储介质分半导体存储器半导体存储器:用半导体器件用半导体器件(MOS管管)组成得存储器组成得存储器;磁表面存储器磁表面存储器:用磁性材料用磁性材料(磁化作用磁化作用)做成得存储器做成得存储器;光盘存储器光盘存储器:用光介质用光介质(光学性质光学性质)构成得存储器构成得存储器;l按存取方式分按存取方式分随机存储器随机存储器:存取时间和存储单元得物理位置无关存取时间和存储单元得物理位置无关;顺序存储器顺序存储器:存取时间和存储单元得物理位置有关存取时间和存储单元得物理位置有关;半顺序存储器半顺序存储器:存取时间部分地依赖于存储单元得物理位置存取时间部分地依赖于存储单元得物理位置;系统主存、系统主存、Cache软盘软盘硬盘硬盘磁带磁带光盘光盘半导体半导体存储器存储器磁带磁带磁盘存储器磁盘存储器2024/5/18 周六43、1、1存储器分类存储器分类(2/3)l按存储内容可变性分按存储内容可变性分只读存储器只读存储器(ROM)u只能读出而不能写入得半导体存储器只能读出而不能写入得半导体存储器;随机读写存储器随机读写存储器(RAM):u既能读出又能写入得半导体存储器既能读出又能写入得半导体存储器;l按信息易失性分按信息易失性分易失性存储器易失性存储器:断电后信息即消失得存储器断电后信息即消失得存储器;非易失性存储器非易失性存储器:断电后仍能保存信息得存储器断电后仍能保存信息得存储器;半导体半导体存储器存储器半导体半导体存储器存储器磁盘磁盘光盘光盘2024/5/18 周六53、1、1存储器分类存储器分类(3/3)l按在计算机系统中得作用分按在计算机系统中得作用分主存储器主存储器u能够被能够被CPU直接访问直接访问,速度较快速度较快,用于保存系统当前运行所用于保存系统当前运行所需得所有程序和数据需得所有程序和数据;辅助存储器辅助存储器u不能被不能被CPU直接访问直接访问,速度较慢速度较慢,用于保存系统中得所有得用于保存系统中得所有得程序和数据程序和数据;高速缓冲存储器高速缓冲存储器(Cache)u能够被能够被CPU直接访问直接访问,速度快速度快,用于保存系统当前运行中频用于保存系统当前运行中频繁使用得程序和数据繁使用得程序和数据;控制存储器控制存储器uCPU内部得存储单元。内部得存储单元。半导体存储器半导体存储器磁盘、光盘存储器磁盘、光盘存储器半导体存储器半导体存储器半导体存储器半导体存储器2024/5/18 周六63、1、2存储器得分级结构存储器得分级结构动画演示动画演示:3-1、swf2024/5/18 周六7CPU缓存缓存主存主存辅存辅存缓存主存层次缓存主存层次主存辅存层次主存辅存层次3、1、2存储器得分级结构存储器得分级结构(1/2)l系统对存储器得要求系统对存储器得要求:大容量、高速度、低成本大容量、高速度、低成本l三级存储系统结构三级存储系统结构1 1、加上、加上cachecache得目得为提高速度得目得为提高速度2 2、内存包括、内存包括cachecache和主存和主存1 1、降低了成本、降低了成本,扩大了容量扩大了容量2 2、虚存系统包括主存和辅存、虚存系统包括主存和辅存在在CPUCPU看来看来,容量相当于辅存容量容量相当于辅存容量,速度相当于速度相当于CACHECACHE速度。速度。2024/5/18 周六8大家有疑问的，可以询问和交流大家有疑问的，可以询问和交流可以互相讨论下，但要小声点可以互相讨论下，但要小声点可以互相讨论下，但要小声点可以互相讨论下，但要小声点3、1、2存储器得分级结构存储器得分级结构(2/2)l存储器分级结构中应解决得问题存储器分级结构中应解决得问题:当需从辅存中寻找指定内容调入主存时当需从辅存中寻找指定内容调入主存时,如何准确定位？如何准确定位？u依靠相应得辅助软硬件。依靠相应得辅助软硬件。当当CPU访问访问cache,而待访问内容不在而待访问内容不在cache中时中时,应如何处应如何处理？理？u从主存向从主存向cache中调入相应内容。中调入相应内容。l以上过程均由操作系统管理。以上过程均由操作系统管理。2024/5/18 周六103、1、3主存储器得技术指标主存储器得技术指标存储容存储容量量l存储容量存储容量:指存储器能存放二进制代码得总数。指存储器能存放二进制代码得总数。存储容量存储容量=存储单元个数存储单元个数存储字长存储字长u用用ab表示表示存储容量存储容量=存储单元个数存储单元个数存储字长存储字长/8u单位为单位为B(字节字节)l要求要求:已知存储容量已知存储容量,能计算出该存储器得地址线和数据线得根数。能计算出该存储器得地址线和数据线得根数。l例如例如某机存储容量为某机存储容量为2K16,则该系统所需得地址线为则该系统所需得地址线为根根,数据线位数为数据线位数为根。根。11162024/5/18 周六113、1、3主存储器得技术指标主存储器得技术指标存储速存储速度度l存取时间存取时间(访问时间访问时间)从启动一次访问操作到完成该操作为止所经历得时间从启动一次访问操作到完成该操作为止所经历得时间;以以ns为单位为单位,存取时间又分读出时间、写入时间两种。存取时间又分读出时间、写入时间两种。l存取周期存取周期存储器连续启动两次独立得访问操作所需得最小间隔时间。存储器连续启动两次独立得访问操作所需得最小间隔时间。以以ns为单位为单位,存取周期存取周期=存取时间存取时间+复原时间。复原时间。l存储器带宽存储器带宽每秒从存储器进出信息得最大数量每秒从存储器进出信息得最大数量;单位为位单位为位/秒或者字节秒或者字节/秒。秒。2024/5/18 周六12求存储器带宽得例子求存储器带宽得例子l设某存储系统得存取周期为设某存储系统得存取周期为500ns,每个存取周期可访每个存取周期可访问问16位位,则该存储器得带宽就是多少？则该存储器得带宽就是多少？存储带宽存储带宽=每周期得信息量每周期得信息量/周期时长周期时长=16位位/(500 10-9)秒秒=3、2 107位位/秒秒=32 106位位/秒秒=32M位位/秒秒2024/5/18 周六133、2SRAM存储器存储器l3、2、0主存储器得构成主存储器得构成l3、2、1基本得静态存储元阵列基本得静态存储元阵列l3、2、2基本得基本得SRAM逻辑结构逻辑结构l3、2、3读读/写周期波形图写周期波形图2024/5/18 周六143、2、0主存储器得构成主存储器得构成l静态静态RAM(SRAM)由由MOS电路构成得双稳触发器保存二进制信息电路构成得双稳触发器保存二进制信息;优点优点:访问速度快访问速度快,只要不掉电可以永久保存信息只要不掉电可以永久保存信息;缺点缺点:集成度低集成度低,功耗大功耗大,价格高价格高;l动态动态RAM(DRAM)由由MOS电路中得栅极电容保存二进制信息电路中得栅极电容保存二进制信息;优点优点:集成度高集成度高,功耗约为功耗约为SRAM得得1/6,价格低价格低;缺点缺点:访问速度慢访问速度慢,电容得放电作用会使信息丢失电容得放电作用会使信息丢失,要长期保要长期保存数据必须定期刷新存储单元存数据必须定期刷新存储单元;主要种类有主要种类有:SDRAM、DDRSDRAM主要用于构成主要用于构成CacheCache主要用于构成系统主存主要用于构成系统主存2024/5/18 周六15主存和主存和CPU得联系得联系MDRMARCPU主存主存地址总线地址总线数据总线数据总线读读写写2024/5/18 周六16l基本存储元基本存储元6个个MOS管形成一位存储元管形成一位存储元;非易失性得存储元非易失性得存储元l644位得位得SRAM结构图结构图存储体排列成存储元阵列存储体排列成存储元阵列,不一定以存储单元形式组织不一定以存储单元形式组织;l芯片封装后芯片封装后,3种外部信号线种外部信号线地址线地址线:2n个单元个单元,对应有对应有n根地址线根地址线;u地址信号经过译码电路地址信号经过译码电路,产生每个单元得字线选通信号产生每个单元得字线选通信号;数据线数据线:每个单元每个单元m位位,对应有对应有m根数据线根数据线;控制线控制线:读写控制信号读写控制信号u=1,为读操作为读操作;=0,为写操作为写操作;3、2、1基本得静态存储元阵列基本得静态存储元阵列动画演示动画演示:3-23-2、swfswfR/WR/WR/W2024/5/18 周六17六管六管SRAM存储元电路存储元电路位线位线/D位线位线D2024/5/18 周六182024/5/18 周六19l译码驱动方式译码驱动方式方法方法1:单译码单译码u被选单元由字线直接被选单元由字线直接选定选定;u适用容量较小得存储适用容量较小得存储芯片。芯片。方法方法2:双译码双译码u被选单元由被选单元由X、Y两个两个方向得地址决定。方向得地址决定。3、2、2基本基本SRAM存储器逻辑结构存储器逻辑结构动画演示动画演示:双地址译码器双地址译码器、swf2024/5/18 周六20SRAM存储器得组成存储器得组成(1/2)l存储体存储体存储单元得集合存储单元得集合,按位将各存储元组织成一个存储矩阵按位将各存储元组织成一个存储矩阵;大容量存储器中大容量存储器中,通常用双译码方式来选择存储单元。通常用双译码方式来选择存储单元。l地址译码器地址译码器将将CPU发出得地址信息转换成存储元选通信号得电路。发出得地址信息转换成存储元选通信号得电路。l译码驱动器译码驱动器X选择线上用于增强驱动能力得电路。选择线上用于增强驱动能力得电路。lI/O电路电路一般包括读写电路和放大电路。一般包括读写电路和放大电路。2024/5/18 周六21SRAM存储器得组成存储器得组成(2/2)l片选片选用于决定当前芯片就是否被用于决定当前芯片就是否被CPU选中选中,进行访问。进行访问。l读读/写控制电路写控制电路决定对选中存储单元所要进行访问得类型决定对选中存储单元所要进行访问得类型(读读/写写)。l输出驱动电路输出驱动电路增强数据总线得驱动能力。增强数据总线得驱动能力。2024/5/18 周六22存储体存储体读读写写电电路路MDR数据总线数据总线驱动器驱动器译码器译码器MAR 地址总线地址总线 控制电路控制电路读读写写SRAM存储器得逻辑结构简图存储器得逻辑结构简图2024/5/18 周六2332K8位得位得SRAM逻辑结构图逻辑结构图动画演示动画演示:3-3、swfX X方向方向:8 8根地址线根地址线输出选中输出选中256256行行Y Y方向方向:7 7根地址线根地址线输出选中输出选中128128列列输入输出时输入输出时分别打开不分别打开不同的缓冲器同的缓冲器输入输出时输入输出时分别打开不分别打开不同的缓冲器同的缓冲器读写、读写、选通选通控制控制三维存储三维存储阵列结构阵列结构2024/5/18 周六24lIntel2114静态静态RAM芯片就是芯片就是1K4得存储器得存储器l外部结构外部结构地址总线地址总线10根根(A0A9)数据总线数据总线4根根(D0D3)片选信号片选信号/CS,写允许信号写允许信号/WEu0写写,1读读l内部存储矩阵结构内部存储矩阵结构6464方阵方阵,共有共有4096个六管存储元电路个六管存储元电路;l采用双译码方式采用双译码方式A3A8(6根根)用于行译码用于行译码64行选择线行选择线;A0A2,A9用于列译码用于列译码16条列选择线条列选择线;每条列选择线同时接每条列选择线同时接4个存储元个存储元(共共164=64列列)静态静态RAM芯片举例芯片举例Intel2114Intel2114ABA0A9DBD0D3CSWE2024/5/18 周六252114逻辑结构图逻辑结构图2024/5/18 周六263、2、3读、写周期波形图读、写周期波形图l存储器读存储器读/写得原则写得原则读读/写信号要在地址和片选均起作用写信号要在地址和片选均起作用,并经过一段时间并经过一段时间后有效后有效;读写信号有效期间不允许地址、数据发生变化读写信号有效期间不允许地址、数据发生变化;地址、数据要维持整个周期内有效地址、数据要维持整个周期内有效;l读周期时间读周期时间(tRC)、写周期时间、写周期时间(tWC)存储器进行两次连续得读存储器进行两次连续得读/写操作所必须得间隔时间写操作所必须得间隔时间;大于实际得读出大于实际得读出/写入时间写入时间;2024/5/18 周六27SRAM存储器得读周期存储器得读周期l读周期操作过程读周期操作过程CPU发出有效得地址信号发出有效得地址信号译码电路延迟产生有效得片选信号译码电路延迟产生有效得片选信号在读信号控制下在读信号控制下,从存储单元中读出数据从存储单元中读出数据各控制信号撤销各控制信号撤销(地址信号稍晚地址信号稍晚),数据维持一段时间数据维持一段时间l读出时间读出时间(tAQ)从地址有效到外部数据总线上得数据信息稳定所经历得时间从地址有效到外部数据总线上得数据信息稳定所经历得时间l片选有效时间片选有效时间(tEQ)、读控制有效时间、读控制有效时间(tGQ)片选信号、读控制信号所需要维持得最短时间片选信号、读控制信号所需要维持得最短时间,二者相等二者相等;从地址译码后从地址译码后,到数据稳定得时间间隔到数据稳定得时间间隔;存储器得读周期时序存储器得读周期时序2024/5/18 周六282024/5/18 周六29SRAM存储器得写周期存储器得写周期l写周期操作过程写周期操作过程CPU发出有效得地址信号发出有效得地址信号,并提供所要写入得数据并提供所要写入得数据译码电路延迟产生有效得片选信号译码电路延迟产生有效得片选信号在写信号控制下在写信号控制下,将数据写入存储单元中将数据写入存储单元中各控制信号撤销各控制信号撤销(地址信号稍晚地址信号稍晚),数据维持一段时间数据维持一段时间l写入时间写入时间(tWD)地址控制信号稳定后地址控制信号稳定后,到数据写入存储器所经历得时间到数据写入存储器所经历得时间;l维持时间维持时间(thD)读控制信号失效后得数据维持时间读控制信号失效后得数据维持时间;存储器得写周期时序存储器得写周期时序2024/5/18 周六302024/5/18 周六31课本课本P70【例例1】下图就是下图就是SRAM得写入时序图。得写入时序图。R/W就是读就是读/写命令控制线写命令控制线,当当R/W线为低电平时线为低电平时,存储器按给定地址把数据线上得数据写入存储器。存储器按给定地址把数据线上得数据写入存储器。请指出下图写入时序中得错误请指出下图写入时序中得错误,并画出正确得写入时序图。并画出正确得写入时序图。R/W#信号必须在地址信号必须在地址和数据稳定时有效和数据稳定时有效一个写周期一个写周期中地址不允中地址不允许改变许改变一个写操作一个写操作中数据不允中数据不允许改变许改变2024/5/18 周六32正确得正确得SRAM得写入时序图得写入时序图2024/5/18 周六333、3DRAM存储器存储器l动态动态RAM(DRAM)因为该存储器必须定时刷新因为该存储器必须定时刷新,才能维持其中得信息不变才能维持其中得信息不变;lDRAM得存储元得存储元由由MOS晶体管和电容组成得记忆电路晶体管和电容组成得记忆电路;u电容上得电量来表现存储得信息电容上得电量来表现存储得信息;u充电充电1,放电放电0。结构形式结构形式u四管存储元四管存储元u单管存储元单管存储元2024/5/18 周六34四四管管存存储储元元单管存储元单管存储元2024/5/18 周六353、3、1 DRAM存储元得记忆原理存储元得记忆原理1、读出时位线有电流读出时位线有电流 为为“1”位线位线（数据线）（数据线）CsT行线（字线）行线（字线）0 12、写入时写入时CS 充电为充电为“1”放电放电 为为“0”T无电流无电流有电流有电流动画演示动画演示:ch03/3-6.swf2024/5/18 周六363、3、2DRAM芯片得逻辑结构芯片得逻辑结构l外部地址引脚比外部地址引脚比SRAM减少一半减少一半;送地址信息时送地址信息时,分行地址和列地址分别传送分行地址和列地址分别传送;l内部结构内部结构:比比SRAM复杂复杂刷新电路刷新电路:用于存储元得信息刷新用于存储元得信息刷新;行、列地址锁存器行、列地址锁存器:用于保存完整得地址信息用于保存完整得地址信息;u行选通信号行选通信号(RowAddressStrobe)u列选通信号列选通信号 (Columns Address Strobe)lDRAM得读写周期得读写周期与与SRAM得读写周期相似得读写周期相似,只就是地址总线上得信号有所不同只就是地址总线上得信号有所不同;在同一个读写周期内发生变化在同一个读写周期内发生变化,分别为行地址、列地址分别为行地址、列地址;存储芯片集成存储芯片集成度高度高,体积小体积小RASCAS2024/5/18 周六37DRAM控制电路得构成控制电路得构成l地址多路开关地址多路开关刷新时需要提供刷新地址刷新时需要提供刷新地址,非刷新时需提供读写地址非刷新时需提供读写地址;l刷新定时器刷新定时器间隔固定得时间提供一次刷新请求间隔固定得时间提供一次刷新请求;l刷新地址计数器刷新地址计数器刷新按行进行刷新按行进行,用于提供对所要刷新得行进行计数用于提供对所要刷新得行进行计数;l仲裁电路仲裁电路对同时产生得来自对同时产生得来自CPU得访问存储器得请求和来自刷新定得访问存储器得请求和来自刷新定时器得刷新请求得优先权进行裁定时器得刷新请求得优先权进行裁定;l定时发生器定时发生器提供行地址选通提供行地址选通/RAS、列地址选通、列地址选通/CAS和写信号和写信号/WE。动画演示动画演示:3-3-7 7、swfswf2024/5/18 周六38写时序写时序行地址行地址 RAS 有效有效WE 为高电平为高电平，读有效，读有效数据数据 DOUT OUT 有有效效数据数据 DIN IN 有效有效读时序读时序行地址行地址 RAS 有效有效写允许写允许 WE 有效有效(低低)列地址列地址 CAS 有效有效列地址列地址 CAS 有效有效行、列地址分开传送行、列地址分开传送1)/CAS滞后于滞后于/RAS得时间必须要超过规定值得时间必须要超过规定值;2)/RAS和和/CAS得正负电平得宽度应大于规定值得正负电平得宽度应大于规定值;动画演示动画演示:ch03/3-8.swf3、3、3读读/写周期写周期2024/5/18 周六39读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS4116(16K 1位位)芯片芯片 读读 过程过程630I/O缓冲缓冲输出驱动输出驱动OUTD读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器2024/5/18 周六40读出放大器读出放大器读出放大器读出放大器读出放大器读出放大器06364127128 根行线根行线CS01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCS4116(16K 1位位)芯片芯片 写写 过程过程数据输入数据输入I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器读出放大器读出放大器6302024/5/18 周六413、3、3刷新周期刷新周期l刷新得原因刷新得原因DRAM得基本存储元得基本存储元电容电容,会随着时间和温度而减少会随着时间和温度而减少;必须定期地对所有存储元刷新必须定期地对所有存储元刷新,以保持原来得信息。以保持原来得信息。l刷新刷新(再生再生)在固定时间内对所有存储单元在固定时间内对所有存储单元,通过通过“读出读出(不输出不输出)写入写入”得方式恢复信息得操作过程得方式恢复信息得操作过程;l刷新方式刷新方式以存储矩阵得行为单位刷新以存储矩阵得行为单位刷新;u故刷新计数器得长度与故刷新计数器得长度与DRAM得行数相同得行数相同;l刷新周期刷新周期从上一次对整个从上一次对整个M刷新结束到下一次对整个刷新结束到下一次对整个M全部刷新一遍全部刷新一遍为止得时间。为止得时间。刷新过程中存储刷新过程中存储器不能进行正常器不能进行正常得读写访问得读写访问2024/5/18 周六42DRAM得刷新方式得刷新方式l集中式刷新集中式刷新在一个刷新周期内在一个刷新周期内,利用一段固定时间利用一段固定时间,依次对存储矩阵得所依次对存储矩阵得所有行逐一刷新有行逐一刷新,在此期间停止对存储器得读在此期间停止对存储器得读/写操作写操作;存在死区时间存在死区时间,会影响会影响CPU得访存操作得访存操作;l分散式刷新分散式刷新将每个系统工作周期分为两部分将每个系统工作周期分为两部分,前半部分用于前半部分用于DRAM读读/写写/保持保持,后半部分用于刷新存储器得一行后半部分用于刷新存储器得一行;系统存取时间延长一倍系统存取时间延长一倍,导致系统变慢导致系统变慢;l异步式刷新异步式刷新在一个刷新周期内在一个刷新周期内,分散地刷新存储器得所有行分散地刷新存储器得所有行;既不会产生明显得读写停顿既不会产生明显得读写停顿,也不会延长系统得存取周期也不会延长系统得存取周期;2024/5/18 周六43【例】设某存储器得存储矩阵为【例】设某存储器得存储矩阵为128128,存取周期为存取周期为0、5s,RAM刷新周期为刷新周期为2ms,若采用集中式刷新方若采用集中式刷新方式式,试分析其刷新过程。试分析其刷新过程。“死时间率死时间率”为为 128/4000 100%=3、2%“死区死区”时间为时间为 0、5 s 128=64 s周期序号周期序号tc012387138720tctctctc399901127读读/写或维持写或维持刷新刷新3872个周期（个周期（1936s）刷新时间间隔刷新时间间隔（2m s）tctc 128个周期个周期(64s)2024/5/18 周六44【例】设某存储器得存储矩阵为【例】设某存储器得存储矩阵为128128,存取周期为存取周期为0、5s,RAM刷新周期为刷新周期为2ms,若采用分散式刷新方若采用分散式刷新方式式,试分析其刷新过程。试分析其刷新过程。l存取周期延长一倍存取周期延长一倍,为为1s;前前0、5s用于读写用于读写,后后0、5s用于刷新一行用于刷新一行W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔 128 个读写周期个读写周期存取周期存取周期t tC C=t tM M+t tR R读写读写 刷新刷新无无“死区死区”时间时间刷新周期为刷新周期为1s128行行128s1 1行得刷行得刷新时间新时间存储体存储体得行数得行数远小于远小于2ms2ms,没没有必要有必要2024/5/18 周六45【例】设某存储器得存储矩阵为【例】设某存储器得存储矩阵为128128,存取周期为存取周期为0、5s,RAM刷新周期为刷新周期为2ms,若采用异步式刷若采用异步式刷新方式新方式,试分析其刷新过程。试分析其刷新过程。l若每隔若每隔2ms/128=15、6s刷新一行刷新一行l每隔每隔15、6s产生一个刷新请求信号产生一个刷新请求信号;每每31、2(31)个工作周期中做刷新一行存储器得操作。个工作周期中做刷新一行存储器得操作。周期序号周期序号012 30tMtR 读读/写写3030周期，刷新周期，刷新1 1周期周期31个周期个周期（15.5s）tMtM 29012 30tMtR31个周期个周期（15.5s）tMtM 29 读读/写写3030周期，刷新周期，刷新1 1周期周期2024/5/18 周六46DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无动态动态RAM和静态和静态RAM得比较得比较2024/5/18 周六473、3、4存储器容量得扩充存储器容量得扩充l单个存储芯片得容量有限单个存储芯片得容量有限,实际存储器由多个芯片扩展而成实际存储器由多个芯片扩展而成;l存储器存储器(存储芯片存储芯片)与与CPU得连接得连接数据、地址、控制三总线连接数据、地址、控制三总线连接;多个存储芯片多个存储芯片CPUu不就是一一对应连接不就是一一对应连接l关注关注存储芯片与存储芯片与CPU得外部引脚得外部引脚l存储器容量扩充方式存储器容量扩充方式位扩展、字扩展、字位扩展位扩展、字扩展、字位扩展MDRMARCPU主存主存 地址总线地址总线数据总线数据总线读读写写SRAM、DRAM、ROM均可进行容量扩展均可进行容量扩展2024/5/18 周六48存储芯片与存储芯片与CPU得引脚得引脚l存储芯片得外部引脚存储芯片得外部引脚数据总线数据总线:位数与存储单元字长相同位数与存储单元字长相同,用于传送数据信息用于传送数据信息;地址总线地址总线:位数与存储单元个数为位数与存储单元个数为2n关系关系,用于选择存储单元用于选择存储单元;读写信号读写信号/WE:决定当前对芯片得访问类型决定当前对芯片得访问类型;片选信号片选信号/CS:决定当前芯片就是否正在被访问决定当前芯片就是否正在被访问;lCPU与存储器连接得外部引脚与存储器连接得外部引脚数据总线数据总线:位数与机器字长相同位数与机器字长相同,用于传送数据信息用于传送数据信息;地址总线地址总线:位数与系统中可访问单元个数为位数与系统中可访问单元个数为2n得关系得关系,用于选择访用于选择访问单元问单元;读写信号读写信号/WE:决定当前决定当前CPU得访问类型得访问类型;访存允许信号访存允许信号/MREQ:决定就是否允许决定就是否允许CPU访问存储器访问存储器;2024/5/18 周六49存储器容量得位扩展存储器容量得位扩展l存储单元数不变存储单元数不变,每个单元得位数每个单元得位数(字长字长)增加增加;l例如例如:由由1K4得存储芯片构成得存储芯片构成1K8得存储器得存储器l存储芯片与存储芯片与CPU得引脚连接方法得引脚连接方法:地址线地址线:各芯片得地址线直接与各芯片得地址线直接与CPU地址线连接地址线连接;数据线数据线:各芯片得数据线分别与各芯片得数据线分别与CPU数据线得不同位连接数据线得不同位连接;片选及读写线片选及读写线:各芯片得片选及读写信号直接与各芯片得片选及读写信号直接与CPU得访存及读写得访存及读写信号连接信号连接;l注意注意:CPU对该存储器得访问就是对各位扩展芯片得同一单元得同时访问。对该存储器得访问就是对各位扩展芯片得同一单元得同时访问。1K4存储芯片存储芯片A0A9D0D31K8存储器存储器A0A9D0D72024/5/18 周六50D7D0CSWEA9A01K41K41010由由1K4得存储芯片构成得存储芯片构成1K8得存储器得存储器2024/5/18 周六51由由8K1位得芯片构成位得芯片构成8K8位得存储器位得存储器2024/5/18 周六52存储器容量得字扩展存储器容量得字扩展l字扩展字扩展:每个单元位数不变每个单元位数不变,总得单元个数增加。总得单元个数增加。l例如例如:用用1K8得存储芯片构成得存储芯片构成2K8得存储器得存储器l存储芯片与存储芯片与CPU得引脚连接方法得引脚连接方法:地址线地址线:各芯片得地址线与各芯片得地址线与CPU得低位地址线直接连接得低位地址线直接连接;数据线数据线:各芯片得数据线直接与各芯片得数据线直接与CPU数据线连接数据线连接;读写线读写线:各芯片得读写信号直接与各芯片得读写信号直接与CPU得读写信号连接得读写信号连接;片选信号片选信号:各芯片得片选信号由各芯片得片选信号由CPU得高位地址和访存信号产生得高位地址和访存信号产生;l注意注意:CPU对该存储器得访问就是对某一字扩展芯片得一个单元得访问。对该存储器得访问就是对某一字扩展芯片得一个单元得访问。1K8存储芯片存储芯片A0A9D0D72K8存储器存储器A0A10D0D72024/5/18 周六531K81K81D7D0A0A9108A10l低位得地址线与各芯片得地址线并联低位得地址线与各芯片得地址线并联;l多余得高位地址线用来产生相应得片选信号。多余得高位地址线用来产生相应得片选信号。WE由由1K8得存储芯片构成得存储芯片构成2K8得存储器得存储器CSCS2024/5/18 周六54l16K8得存储芯片得存储芯片:地址线地址线14根根,数据线数据线8根根,/CS,/WElCPU得引脚得引脚:地址线地址线16根根,数据线数据线8根根,/MERQ,/WElCPU得最高得最高2位地址和位地址和/MREQ信号产生信号产生4个芯片得片选信号个芯片得片选信号;l4个存储芯片构成存储器得地址分配个存储芯片构成存储器得地址分配:第第1片片00000000000000000011111111111111即即0000H3FFFH第第2片片01000000000000000111111111111111即即4000H7FFFH第第3片片10000000000000001011111111111111即即8000HBFFFH第第4片片11000000000000001111111111111111即即C000HFFFFH用用16K8得芯片构成得芯片构成64K8得存储器得存储器16K816K816K816K80000H3FFFH4000H7FFFH8000H0BFFFH0FFFFH0C000H2024/5/18 周六55译译码码器器/MREQA14A15/CS16K8 /WE/CS16K8 /WE/CS16K8 /WE/CS16K8 /WEA0A13/WED0D7D0D7D0D7D0D7D0D7存储芯片得字扩展连接图存储芯片得字扩展连接图作为译码器作为译码器得使能信号得使能信号作为译码器得作为译码器得地址输入信号地址输入信号2024/5/18 周六56l字位扩展字位扩展:每个单元位数和总得单元个数都增加。每个单元位数和总得单元个数都增加。l例如例如:用用1K4得存储芯片构成得存储芯片构成2K8得存储器得存储器l扩展方法扩展方法先进行位扩展先进行位扩展,形成满足位要求得存储芯片组形成满足位要求得存储芯片组;再使用存储芯片组进行字扩展。再使用存储芯片组进行字扩展。l要求要求:能够计算出字位扩展所需得存储芯片得数目。能够计算出字位扩展所需得存储芯片得数目。例如例如:用用LK得芯片构成得芯片构成MN得存储系统得存储系统;u所需芯片总数为所需芯片总数为M/LN/K片。片。存储芯片得字位扩展存储芯片得字位扩展1K4存储芯片存储芯片A0A9D0D32K8存储器存储器A0A10D0D72024/5/18 周六571.共需要几块芯片共需要几块芯片,进行如何扩展？进行如何扩展？8片片2M8得得SRAM芯片进行字扩展芯片进行字扩展;2.数据线怎么连？数据线怎么连？各芯片得数据线均直接与各芯片得数据线均直接与CPU得得8位数据总线连接位数据总线连接;3.地址线怎么连？地址线怎么连？各芯片得地址线均直接与各芯片得地址线均直接与CPU得最低得最低21位地址线连接位地址线连接;4.控制线怎么连？控制线怎么连？读写信号直接连接读写信号直接连接;剩余得高剩余得高3位地址线和位地址线和/MREQ和译码产生各芯片得片选和译码产生各芯片得片选信号信号/CS;【练习练习】用用2M8得得SRAM芯片构成一个芯片构成一个16M8得存储器得存储器,请回答以下问题请回答以下问题:2024/5/18 周六58存储器与存储器与CPU得连接补充例子得连接补充例子做题思路做题思路:l审题确定所需扩展得类型审题确定所需扩展得类型,选择合适得存储芯片选择合适得存储芯片;原则原则:尽量作简单得扩展尽量作简单得扩展(位扩展位扩展字扩展字扩展字位扩展字位扩展)l分析存储芯片和分析存储芯片和CPU得引脚特性得引脚特性(地址范围、地址线数目、容地址范围、地址线数目、容量要求等量要求等),确定引脚得连接确定引脚得连接;尤其就是在进行字扩展时尤其就是在进行字扩展时,特别注意片选信号得产生。特别注意片选信号得产生。u3-8译码器译码器74LS138、双双2-4译码器译码器74LS139l画出逻辑连接图画出逻辑连接图,作必要得分析说明。作必要得分析说明。2024/5/18 周六5974LS138译码器译码器l用于地址译码得用于地址译码得3-8译码器译码器;输入输入3位地址信号位地址信号,译码产生译码产生8个不同得选通输出个不同得选通输出;l外部得结构图外部得结构图l引脚作用引脚作用:输入信号输入信号A、B、C引入所要译码得三位地址信号引入所要译码得三位地址信号输出信号输出信号/Y0/Y7对应每一个存储单元对应每一个存储单元,低电平有效低电平有效使能信号使能信号G1、/G2A、/G2B:当且仅当当且仅当G11、/G2A0、/G2B0时时,译码器正常工作译码器正常工作Y5Y6G2BG2AG1ABCY0Y1Y2Y3Y4Y7使能使能控制端控制端地址地址输入端输入端选选通通输输出出端端2024/5/18 周六6074LS138译码器逻辑功能表译码器逻辑功能表2024/5/18 周六6174LS138译码器内部结构图译码器内部结构图2024/5/18 周六6274LS139译码器译码器l用于地址译码得用于地址译码得2-4译码器译码器;输入输入2位地址信号位地址信号,译码产生译码产生4个不同得选通输出个不同得选通输出;l外部得结构图外部得结构图l引脚作用引脚作用:输入信号输入信号A、B引入所要译码得两位地址信号引入所要译码得两位地址信号;输出信号输出信号/Y0/Y3对应每一个存储单元对应每一个存储单元,低电平有效低电平有效;使能信号使能信号/G:当且仅当当且仅当/G0时时,译码器正常工作译码器正常工作;使能使能控制端控制端地址地址输入端输入端选选通通输输出出端端2Y12Y2G1G21A1B1Y01Y11Y21Y32Y02Y32A2B2024/5/18 周六6374LS139译码器得逻辑功能表译码器得逻辑功能表2024/5/18 周六64l存储器地址段分析存储器地址段分析:A15A11A10A9A00110000000000000011001111111111101101000000000000110101111111111l存储芯片选择存储芯片选择系统程序区系统程序区:1片片2K8ROM用户程序区用户程序区:2片片1K4RAM,做位扩展做位扩展 例例1、设设CPU有有16根地址线根地址线,8根数据线根数据线,并用并用/MREQ作访存控制信号作访存控制信号现有下列芯片现有下列芯片:1K4RAM;4K8RAM;8K8RAM;2K8ROM;4K8ROM;8K8ROM及及74LS138等电路等电路要求要求:构成地址为构成地址为600067FFH得系统程序区、地址为得系统程序区、地址为68006BFFH得用户程序区得用户程序区,选择芯片并画出逻辑连接图。选择芯片并画出逻辑连接图。系统程序区系统程序区2K8位位用户程序区用户程序区1K8位位再做字扩展再做字扩展6000H67FFH6800H6BFFH2024/5/18 周六65芯片及引脚分析芯片及引脚分析l2K8ROM地址线地址线:A0A10数据线数据线:D0D7控制线控制线:/CSl1K4RAM地址线地址线:A0A9数据线数据线:D0D3控制线控制线:/CS、/WElCPU地址线地址线:A0A15数据线数据线:D0D7控制